NandFlash & DDR SI測試

NandFlash 測試

首先說說為什么要測試，在常見的SSD研發流程中，有NandFlash應用分析團隊對NandFlash 進行應用分析及相關的信號測試，然后將較優的特性參數值整理成表，交由固件團隊進行設計開發固件。需要硬件設計工程師注意的部分，也會進行提醒。但這些都在研發階段完成，目前國內大多的消費級SSD模組廠，并沒有看中這一塊的測試。在PCB的layout及板材厚度，走線方式上，都會影響到最終NandFlash 的信號質量，測試最主要的是給出一個合理的證明，在硬件最終實現上，IO及時序信號無問題。
在NandFlash 的SI測試中，我們需要關注的主要是IO眼圖以及控制信號時序。
在硬件上，測試NandFlash的信號質量與完整性，需要關注的是末端信號，如寫時，IO經SSD主控下
發至NandFlash ，則末端為NandFlash，而在讀時，IO經NandFlash 發送至SSD主控端，因此讀情況下
末端在SSD主控測，遵循最遠端信號測量的原理來進行測試。小如消費級SSD，常見的有4CH/8CH，而企業級常見的有8CH/12CH/16CH，需要合理的挑選測試CH，避免無效重復的測試工作，合理規劃測試CH能夠大幅減少測試資源的浪費。在IO壓力中，固件會處理將每一筆IO寫入到NandFlash對應的Die中，因此測試時，最優選擇最大IO壓力模型以保證示波器可實時抓取到所測試CH的眼圖和控制信號時序。

測試環境條件重點說明

通常在SSD單板上，預留出給到硬件測試工程師進行NandFlash SI測試的測試點并不算多，而且不會很方便，好一點的會通過一個interface治具，將需要測試的點通過此治具引出，測試時只需要將探頭點在此位置即可捕捉，但操作上會存在探頭接觸不良，地線未統一，測試點附近有開關電源感染等等因素影響，導致測試時抓取的波形較差，或直接在測試過程中掛盤。此問題同樣存在于DDR SI測試中。

控制信號時序

NandFlash 的控制信號時序測試，需要測試工程師了解這些控制信號的工作原理，如WE/RE，寫/讀使能信號，則表明此控制信號時序所發生的階段不一樣（CE/ALE/WP等等控制信號測試原理一致），其次還需要了解此信號的管腳是MOS驅動，還是LVPECL，還是LVTTL驅動等等，這關系到示波器觸發捕捉時的觸發電壓設定。可以通過Datasheet來獲取NandFlash的IO電壓及工作電壓來進行初步判定，同時控制信號時序圖也在Datasheet上標注出來，測試工程師按照時序圖來進行抓取即可。

IO眼圖

眼圖之于高速信號測試，是非常必要且重要的。無論是在PCIe協議測試，還是RF射頻模塊測試，都有著極其重要的意義。在NandFlash 的眼圖測試中，測試工程師主要關注的便是眼圖的質量

在測試時，由于目前NandFlash 的Clock 信號大都采用一對差分信號來通訊，因此，我們需要捕捉的則是每一個Data信號對于差分Clock的眼圖。如有差分探頭，則一個差分探頭，一個帶寬合適的有源探頭即可。若無差分探頭，則需要保證測試Clock 的兩組有源探頭必須嚴格共地。通過眼圖，我們需要直接抓取的有NandFlash的工作頻率，IO的建立時間與保持時間，同時需要關注眼寬，眼高和是否存在過沖，回溝等情況。

注意：在常見的SSD方案上，通常會開啟NandFlash 的ODT，以實現信號的末端電阻匹配，減少信號反射（阻抗不連續通常都會造成）。而在測試過程中，我們則需要關閉ODT來進行測試。

時鐘測試

NandFlash 的時鐘測試，主要需要測量時鐘的頻率，幅值，隨機抖動，確定性抖動（TJ/RJ/DJ）等。目前較好的示波器配套軟件都可以直接測試時鐘，并生成對應的抖動分布報告。

DDR SI測試

DDR SI測試與NandFlash的大同小異，最主要的差異點在于ECC機制上，企業級無論是DDR還是SSD上的Dram Cache上，都是有做ECC的，因此在IO信號抓取上需要區分ECC位的IO信號，其他的測量方法上與NandFlash SI測試并無太大區別。

總結

以上是生活随笔為你收集整理的SSD测试专题（二）的全部內容，希望文章能夠幫你解決所遇到的問題。

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