? ? ? ? 在做高速電路設計的時候，為什么要有那么多去耦電容？到底什么是去耦？到底需要多大的去耦電容呢？為什么是很多個小電容并聯而不是用一個大電容（值是一樣大的啊）？為什么說小電容要靠近電源管腳而大電容可以遠一些？這里的這些問題，涉及到很多信號完整性問題。

1.什么是去耦？

電源分布系統PDS的目標是為每個芯片的電源和地引腳提供恒定可靠范圍的工作電壓，通常噪聲預算的波動小于5%。由于PDS和具體的芯片之間會有許多過孔、封裝引線、不同的電源平面等，當高速電路時鐘沿到來變化，進行門電路切換等時，由于V=L*di/dt，由于門電路切換非常快，di/dt將會很大，即便是很小的回路電感也會感應出比較大的感應電壓，這個就是“地彈”。另外，變化的電流經過PDS的互連線的阻抗時引起電壓降，這個就是“軌道塌陷”。有了這個理論基礎之后，我們就可以明確去耦的目的，去耦電容的目的就是為了盡量減小這兩種作用對電壓的影響。低頻時，添加低阻抗的電容來提供電荷補給。高頻時，回路電感影響會比較大，所以在電容的擺放位置，容值大小，ESL上的選擇要盡量使回路電感低。于爭博士在他的書和文章里曾經提到去耦的兩種解釋，我個人理解上，覺得這兩種解釋對應的分別是低頻和高頻兩種情況，但本質上都是希望減小PDN上的電壓突變，這就是去耦。

2.為什么要有那么多的去耦電容而不是選擇一個等效的大電容？

這個問題也是要分情況，對于低頻來說，很多個小的去耦電容和放一個大的等值電容，效果是一樣的。但是頻率高到一定范圍后，我們知道電容由于ESL的存在，電容會開始呈現出電感特性，這個時候選一個大的電容顯然不如采取很多個小的去耦電容并聯，這樣可以大大減小電容的回路電感效應。具體的定量計算，比如需要多大的電容才能保證t時間內電壓波動在5%范圍以內，比如選擇多少個多大的去耦電容，這些在《信號完整性分析》104頁6.9節有詳細的描述，請參考。

3.為什么說小電容要靠近電源管腳而大電容可以遠一些？

這個問題在于爭博士的一篇文章《電源完整性設計詳解》里也有提及“去耦半徑”的概念，小的電容“去耦半徑”比較小，所以需要靠近電源管腳，大的電容“去耦半徑”比較大，所以可以放置的遠一些。所以為了覆蓋低頻到高頻，我們通常小電容和大電容都會去部署。另外，回路電感與放的位置也有密切相關，電容越靠近芯片管腳，回路電感就會越低。

以上是我對去耦電容結合當前的一些資料的個人理解，不免有不恰當的理解，如有不同的理解，請多交流，謝謝。

總結

以上是生活随笔為你收集整理的深入理解去耦电容的全部內容，希望文章能夠幫你解決所遇到的問題。

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