一、主要組件

Menu Bar-菜單欄

Main Toolbar-主工具欄

Flow Navigator-流程導航器

Data Windows Area-數據窗口區域

Menu Command Quick Access Search Field-菜單命令快速訪問搜索字段

Workspace-工作空間

Project Status Bar-項目狀態欄

Layout Selector-布局選擇器

Status Bar-狀態欄

Results Windows Area結果窗口區域

二、流程導航器

三、設置

1、基本設置

一般為整個設計流程中使用的各種設置指定值。這些設置將應用于當前項目。包括（型號、語言、默認庫、頂級模塊名稱等）

2、Simulation仿真

指定與仿真模擬相關的各種設置（目標模擬器、語言、模擬器語言、仿真設置、仿真頂層模塊名稱

3、Elaboration詳細描述

就是將RTL優化到FPGA技術。
RTL為寄存器傳輸級指不關注寄存器和組合邏輯的細節，通過描述寄存器到寄存器之間的邏輯功能描述電路的HDL層次。

RTL級是比門級更高的抽象層次，使用RTL級語言描述硬件電路一般比用門級描述電路簡單、高效得多RTL

可以選擇Link IP的模型，-黑箱模型（存根文件）/網表模型。約束選項選擇后，網表解析將加載約束。

4、Synthesis綜合

就是將RTL級的設計描述轉換成門級的描述，在該過程中，對邏輯優化，并且映射到Xilinx器件原語（也稱為技術映射）

5、Implementation

指定與綜合相關的各種設置（約束-默認約束集、報告選項、寫入增量綜合等）

6、Bitstream

指定與寫入碼流相關的各種設置
打開已實現的設計，附加的比特流設置才可用。

7、IP

指定與IP相關的各種設置（是否使用IP核容器、是否使用預編譯的IP仿真庫、自動生成IP模擬腳本、是否生成日志文件、IP添加的位置、IP緩存等設置。

還有存儲庫和IP打包器相關設置

8、工程

指定與工程相關的各種設置，設置默認的項目目錄，設置目標語言，最近打開的工程數以及設置高亮和標記

9、IP Defaults

指定默認IP示例目錄和IP存儲庫搜索路徑以及IP示例和IP目錄的相關設置

10、Board Repository

指定板庫路徑列表

11、Example Project Repository示例項目存儲庫

指定一個示例項目存儲庫路徑列表

12、Source Flie

指定與源文件相關的各種設置

13、Display

指定與顯示設置

14、Web Talk

通常情況下，WebPACK用戶的WebTalk處于開啟狀態。當使用WebPACK的許可證生成碼流時，WebTalk 會忽略用戶和安裝偏好。如果一個設計使用的是WebPACK
的內置器件且WebPACK的許可證可用時，那么會始終使用WebPACK的許可證。

15、Help

指定與提示、快速幫助和文檔相關的各種設置。

16、Text Editor

文本編譯器設置


Code completion:指定vivado文本編譯器的代碼完成設置
Syntax Checking：指定vivado文本編譯器的語法檢查設置
Tabs ：指定vivado文本編譯器的選項卡設置
Fonts and Colors：指定vivado文本編譯器的字體和顏色
Verilog ：為vivado文本編譯器指定Verilog and SystemVerilog 語言樣式
VHDL ：為vivado文本編譯器指定VHDL語言樣式
Tcl : 為vivado文本編譯器指定TCL語言樣式
Xdc ：指定vivado文本編譯器的xdc語言樣式
Trigger state machine：為vivado文本編譯器指定Tsm語言樣式

17、3rd Party Simulators：

指定安裝路徑和默認的編譯庫路徑

18、colors

選擇不同外觀和感覺主題

Hierarchy view:指定層次結構視圖的顏色
Schematic：指定原理圖視圖的顏色
Waveform：指定波形視圖的顏色
Histogram chart：指定時鐘直方圖的顏色
Clock interaction chart：指定時鐘交互圖的顏色
Highlight：指定高亮顯示顏色
Mark ：指定標記顯示顏色
Console ：指定Tcl控制臺顏色
Log ：指定日志視圖的顏色
Device ：指定與器件相關的顏色
Package ：指定與封裝相關的顏色
Bundle Nets：指定與捆綁網絡相關的顏色
NoC ：指定Noc視圖相關顏色
19、Selection Rules：指定選擇規則設置

20、Shortcuts

選擇默認的快捷模式并創建或編輯不同命令的快捷模式

21、Strategies

自定義運行和報告策略

22、Window Behavior

四、添加工程

五、語言模塊

六、IP目錄

添加IP例如ila、FIFO等

七、IP集成器

1、創建塊設計BlockDesign
2、打開
3、產生

Block Design提供了一種基于Block的層級設計方案。在RTL代碼中，一個頂層設計可以分割為多個子層模塊。可以實現在一個Block Design中例化另一個Block Design，這樣每個Block都可以獨立開發。可以輕松實現Block的復制和復用。

八、仿真

可以創建一個仿真源文件，設計注入激勵之后，點擊run simulation之后可以出現仿真結果，觀察結果從而驗證設計的功能和時序是否滿足設計要求

九、RTL分析

1、open elaborated design 打開詳細的設計
2、Report Methodology：檢查符合UltraFast設計方法的設計。
3、Report DRC對照選定的規則層面和(或）個性化設計規則檢查設計。
4、Report Noise基于現在的包和引腳分配，生成一個同步開關噪聲(SSN)分析
5、點擊Schematic/ open elaborated design可以查看RTL代碼分析原理圖


選擇每一個小模塊并且點擊Schematic都可以查看對應的原理圖。RTL分析的原理圖用邏輯門選擇器以及觸發器來表示電路，可以盡量使用代碼中的變量名表示，可以清晰地和代碼對應。

十、綜合

將語言描述的電路邏輯轉化成與門、或門、非門、觸發器等基本邏輯單元的互連關系————門級網表。
綜合不僅可以翻譯電路，還可以優化電路，去除電路描述中的冗余的電路結構或者復用功能相同的電路結構。

可綜合——這段代碼可以被翻譯成門級電路
不可綜合——這段代碼不能被翻譯成門級電路

1、open Synthesized design：打開綜合設計
2、Constraints Wizard：約束向導：識別并推薦確實的時間約束

3、編輯時間約束

4、set up Debug
此向導會引導了解如何選擇網絡并將其連接到調試核﹑如何將時鐘域與每個選來用于調試的網絡連接起來，以及如何選擇調試核的其他功能。
5、report timing summary ：報告時序摘要并運行時序分析

采用默認選項，單擊“確定”即可運行分析。報告提交之后就可以觀察到時序問題

點擊數據即可查看時序問題的詳細信息，也可以右擊

打開電路圖，查找出現問題的電路
6、report clock 時鐘網絡報告
7、Report Clock Interaction時鐘交互報告
8、Report Methodology：檢查符合UltraFast設計方法的設計。
9、Report DRC對照選定的規則層面和個性化設計規則檢查設計。
10、Report Noise基于現在的包和引腳分配，生成一個同步開關噪聲(SSN)分析
11、Report Utilization資源利用報告
12、Report Power電源報告：報價單電源消耗基于設計和部分
13、點擊Schematic可以查看綜合之后的原理圖

十一、實現

綜合之后生成的門級網表只是表示了門與門之間虛擬的連接關系，并沒有規定每個門的位置以及連線和長度等。布局布線就是一個將門級網表中的門的位置以及連線信息確定下來的過程。
①布局
布局的過程就是將門級網表中的每一個門“安置“到CLB（可配置邏輯模塊）中的過程，這個過程是一個映射的過程。
②布線
布線是利用FPGA中豐富的布線資源將CLB根據邏輯關系連接在一起的過程。
邏輯門的映射位置不是隨意的，是FPGA設計軟件經過算法計算后精心排列的一般的布局布線策略是占用最少的CLB并且連線盡量短，也就是面積和速度最優。
布局布線策略有兩種:速度優先和面積優先，往往不能同時達到兩者皆最優，所以布局布線時需要在速度最優和面積最優之間做出選擇。

實現的報告和綜合的差不多這里不做過多的贅述

十二、生成bit文件

1、打開硬件管理器
（1）打開目標
（2）項目設備
（3）添加配置內存設備

vivado是一個龐大的編譯仿真軟件，有的內容我們在使用的時候沒必要全部弄清楚，大家可以依據以上內容大概了解，不喜勿噴嘿嘿嘿

十三、參考鏈接

vivado中symthsis（綜合）和implementation（執行）具體是為了完成什么操作？
關于Vivado的綜合設置使用總結
Vivado使用：綜合篇（一）：介紹

總結

以上是生活随笔為你收集整理的vivado流程导航器详细介绍【全网最详细】的全部內容，希望文章能夠幫你解決所遇到的問題。

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