主要內(nèi)容：

本課程設(shè)計(jì)要求采用EDA技術(shù)設(shè)計(jì)簡(jiǎn)單微處理器。系統(tǒng)設(shè)計(jì)要求采用自頂向下的設(shè)計(jì)方法。它要求完成數(shù)的輸入，數(shù)的比較，數(shù)的交換和結(jié)果輸出四部分。系統(tǒng)實(shí)現(xiàn)采用硬件描述語(yǔ)言VHDL把系統(tǒng)電路按模塊化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程、時(shí)序仿真并分析。

本課程設(shè)計(jì)包括實(shí)驗(yàn)報(bào)告和代碼
下面是截圖：


1 ALU子模塊
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ALU IS
PORT(
       AC, DR: IN STD_LOGIC_VECTOR(7 DOWNTO 0);
       S1, S0: IN STD_LOGIC;
       BCDOUT:

總結(jié)

以上是生活随笔為你收集整理的VHDL简单微处理器的设计的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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