一、新建工程?
首先打開vivado2017.4?
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點擊create project?

點擊next?

為新建的工程起名字，路徑和名字都不要有中文?
起好名字后點擊next?

起好名字后點擊next?

選擇RTL project，勾選do not specify sources at this time,表示以后再配置資源文件?
選好了之后點擊next?

輸入你的FPGA板的型號，我的是xc7a100tcsg424?

然后點擊next?

finish之后，如圖所示，可以配置語言，這里選擇的是VHDL?

然后我們開始新建/添加文件，點擊+?
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?

選擇add or create design sources?


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?
?
雙擊你所建立的source之后，就可以開始寫程序了?
二、寫程序?

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在這里我提供一個簡單的程序

library IEEE;?
use IEEE.STD_LOGIC_1164.ALL;

entity test is?
Port (?
led:out std_logic;?
switch:in std_logic?
);?
end test;

architecture Behavioral of test is

begin?
process(switch)?
begin?
if switch=’1’ then?
led<=’1’;?
else?
led<=’0’;?
end if;?
end process;

end Behavioral;?
?

然后我們開始寫仿真程序?
同樣建立一個仿真文件?
?

仿真文件的命名通常為test_bench?
?
這里我也提供對應的仿真程序，以供參考

?

library IEEE;?
use IEEE.STD_LOGIC_1164.ALL;

entity test_bench is?
end test_bench;

architecture Behavioral of test_bench is?
component test port(?
led :out std_logic;?
switch:in std_logic);?
end component;?
signal led:std_logic:=’0’;?
signal switch:std_logic:=’0’;?
begin?
dut:test port map(?
led=>led,switch=>switch?
);?
process?
begin?
switch<=’1’;?
wait for 10ms;?
switch<=’0’;?
wait for 10ms;?
end process;?
end Behavioral;
寫完之后點擊保存?

三、仿真?
然后開始仿真?
?
?
仿真界面的上方有三個鍵：a是重新開始仿真，b是開始仿真直到點擊break(F5),c是仿真指定的時間，

我這里設置的是100ms?
?
點擊紅色圓圈里的是看到所有仿真波形?

仿真波形沒有錯誤，開始綜合?
四、綜合?
點擊 run synthesis,等待一段時間?
?
跳出一個對話框，點擊cancel?
六、約束?

如果你沒有現(xiàn)成的約束文件，就自己約束了?
先點擊 open synthsized design?
?

打開開發(fā)板的使用指南?

例如：我想約束為?
led對應LD0（H17）?

switch對應switch0（J15）?

約束之后，保存CTRL+S，跳出來對話框，點擊確定?
然后為約束文件命名?
?
然后重新執(zhí)行綜合?
七、實現(xiàn)以及生成二進制文件?
實現(xiàn)?
?
生成二進制文件?
?
然后 open hardware manager?
點擊open target?
點擊device program?
程序下載完畢后觀察實驗現(xiàn)象?
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作者：qq_40033089?
來源：CSDN?
原文：https://blog.csdn.net/qq_40033089/article/details/82693492?
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總結

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