vivado菜單指南：

創建設計源文件（add or create design sources）：

在創建源文件后，會要求對其所在模塊進行創建：

而后會在資源區看到我們創建的模塊：

下面以一個工程為例：

?RTL原理圖如下：

關于引腳綁定：

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學習查看用戶手冊和開發板原理圖是一個硬件工程師的基本要求。

然后點擊保存，會要求生成一個XDC約束文件（用于引腳綁定）

?在此說明，我們也可通過書寫XDC約束文件來進行引腳綁定。本文使用第一種方法，先綁定引腳，讓系統自動生成XDC約束文件。

至此，我們已經完成了一個FPGA工程，接下來我們進行編譯部分。

在項目菜單（最左邊）選擇Run Synthesis，邏輯綜合之后，我們要進行一個系統時鐘的約束，點擊Open Synthesized Design下的Constraints Wizard，輸入系統時鐘頻率為50MHz，然后回車結束。

完成后，我們可以直接選擇生成比特流文件（Generate Bitstream），在這個過程中，它會自動進行布局布線（Implementation）。

完成布局布線后，選擇打開硬件管理（Open Hardware Manager），進行硬件下載與驗證。

在進行硬件驗證前，我們可以先進行仿真（Simulation）。按上述創建設計源文件的方法，創建仿真文件（Simulation Sources)，輸入代碼后，點擊運行（Run Simulation），選擇行為級（Behavioral）仿真。

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總結

以上是生活随笔為你收集整理的FPGA学习 Vivado使用篇的全部內容，希望文章能夠幫你解決所遇到的問題。

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