?PCIE3.0支持x1,x2,x4,x8,x16,x32 Lane widths.

在多條Lane情況下，有2類symbol framing，一類包含Ordered Sets，一類是TLP和DLLP。

Ordered Sets會同時在每條Lane上傳輸，所以每條Lane都會有完整的OS.

對于TLP/DLLP來說，Symbol在多條Lane上的傳輸方式是第一個Symbol放在Lane 0，第二個在Lane 1，然后依次類推。

由于TLP是由STP+TLP+END組成，DLLP是由SDP+DLLP+END組成，所以如果是從logical IDLE 狀態開始傳輸，STP/SDP需要放在Lane 0.

在multi-lane情況下，一個symbol時間內，STP只能出現一次，SDP也只能出現一次，但STP可以和SDP出現在同一個symbol時間內，需要注意的是STP或SDP需放在4的倍數Lane上。

對于xN link，如果N大于等于8，END/EDB symbol放在k<N-1, 且后面不跟TLP或DLLP，則需要在K+1至N-1的Lane上放置PAD。

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二：對于8Gbps情況

8Gbps采用128b/130b，數據以Block方式傳輸，分為Data Block和Ordered Set Block，每個Block有128Bit的payload，再加上2Bit的Sync Header. Data Block的Sync Header是10b，Ordered Set Block是01b。

當有多條Lane存在時，每條Lane上都需要同時傳輸Sync Header。Block是針對每條Lane的概念，即每條Lane上的兩個Sync Header之間應該是16 symbols。

在128b/130b情況下，發送端不會截斷TLP，即使是nullified TLP，總是會發送STP中定義的長度。

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轉載于:https://www.cnblogs.com/lybinger/p/9639310.html

總結

以上是生活随笔為你收集整理的mutli-lane情况的全部內容，希望文章能夠幫你解決所遇到的問題。

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