參考文章一：硅基射頻開關集成電路設計 許清河

硅基射頻開關基礎

1、MOSFET工作原理

??傳統的N 溝道MOSFET 物理結構如圖2-1 所示，其包含了四個端口，分別為柵（Gate）、漏（Drain）源（Drain），體（Bulk）。柵級與溝道間存在絕緣的二氧化硅（SiO2）隔離層。漏極和源級由濃度較高的n+離子摻雜形成。對于N 溝道器件，體為p 型硅襯底。CMOS 晶體管通過柵極加壓的方式改變襯底的電荷分布，以此對器件進行有效控制。

??若柵極電壓足夠高，導帶邊緣接近費米能級，反型層中產生自由移動的負電荷，晶體管溝道正式形成。該導電溝道在源級與漏極之間延伸此時只要漏源級電壓大于零，溝道中就會有電流流過。對于低于閾值的柵極電壓，溝道輕微開啟，只有非常小的亞閾值電流可以通過溝道。

??根據端口之間施加的電壓不同，晶體管工作模式大致分為三類。分別為亞閾值區，線性區與飽和區。

??當VGS < Vth 時（VGS 為晶體管的柵源電壓，Vth 為器件的閾值電壓），根據基本的閾值模型可知，晶體管處于截止狀態?？紤]熱能對電子能量的費米-迪拉克分布影響，一些更高能的電子可以從源級流向漏極。這就是亞閾值電流，它為柵源極電壓的指數函數。因為電流較小，有時稱為亞閾值泄漏。

??在弱反型中，體端與源極相接，漏極電流隨VGS 呈指數型變化

??其中，ID0 為VGS = Vth 時的漏極電流，熱電壓VT = kT/q，斜率因子n 由下式給出：

??CD 為耗盡層電容，Cox 為氧化層電容。

??亞閾值電流的存在，增大了數字電路的能耗。然而，一些微型功率的模擬電路對亞閾值傳導特性進行了利用，將電路偏置在弱反型區，提供接近雙極晶體管的跨導電流比：gm /ID = 1/(nVT)。

??因為閾值電壓與制造工藝是強相關的，而亞閾值的I-V 曲線與閾值電壓又呈指數關系，所以制造工藝對亞閾值區的電流有著非常明顯的影響。比如，氧化物厚度，PN 結的深度，或是漏源區摻雜濃度的不同都會反應在亞閾值的I-V 曲線上。由此導致的器件對制造變化的靈敏性使得晶體管的性能優化變得更復雜。

??當VGS > Vth 且VDS < VGS - Vth 時，晶體管工作在線性區。導電溝道形成，電流可以從漏極流向源極。此時MOSFET 像電阻一樣工作，不同的是，它受控于柵極電壓。從漏極到源級的電流模型為：

??其中，μn 是電荷載流子的有效遷移率，W 是晶體管的柵寬， L 是晶體管的柵長， Cox 是每單位面積的氧化物電容。

??當VGS > Vth 且VDS ≥ VGS - Vth 時，晶體管工作在飽和區。與線性區類似，溝道形成，漏源電流流動。不過這時的漏極電壓明顯高過源級，電子開始擴散，在襯底深處分布了三維電流。溝道夾斷現象在漏極出現，溝道明顯變窄，但由于漏極與溝道之間的電場非常高，使得溝道繼續保持導通狀態。在這個區域，漏極電流弱依賴于漏極電壓，并且主要由柵源電壓控制，可以近似建模為：

??這里的參數λ 用來模擬漏極電流受漏壓的控制情況。

??晶體管的這種漏源電流受控于柵極電壓的特性，與開關的定義（信號通路的閉合與斷開）非常匹配，晶體管的截止區對應開關的斷開狀態。晶體管的線性區對應開關的閉合狀態。因為MOSFET 器件的天然優勢，所以采用硅基工藝設計開關存在其合理性。

2、射頻開關的規格參數

??射頻開關的規格參數，用來反應開關的性能表現，較為常見的有插入損耗、回波損耗、端口間的隔離度、以及功率承載能力。

2.1 插入損耗

??在現實世界中，理想的開關是不存在的，任何工藝實現的開關模塊都含有寄生效應，如導通時器件自身引入的電阻Ron，使通過開關的信號產生附加衰減。關閉時電路寄生的電容Coff，導致高頻信號的關閉效果不理想，存在泄漏情況。插入損耗是天線開關重要的指標之一，用來度量開關自身引入的功率損耗和信號衰減情況。開關模塊在特定頻率處的插入損耗可以由該頻率信號通過開關時產生的功率損耗或電壓衰減來計算。

??功率損耗的計算公式

??電壓衰減的計算公式

??插入損耗是開關應用中不可忽視的指標。在接受鏈路里，它影響了系統的有效靈敏度，動態范圍以及噪聲系數。在發射鏈路里，開關的插入損耗對系統整體的效率惡化非常顯著。因此，插入損耗是天線開關的關鍵規格參數。

??硅基射頻開關中的插入損耗通常由三個因素導致的：
1）MOSFET 自身存在的導通電阻，引起信號衰減。
2）開關芯片端口或內部的不匹配導致電壓駐波比（VSWR）損耗。利用適當的補償技術可以減少。
3）開關芯片內部的互連線損耗。隨著開關擲數的增加而增加。

2.2 隔離度

??端口隔離是天線開關設計需要考慮的另一個問題。隔離度用來衡量開關隔離情況好壞，用（2-7）公式來計算

??如果接收端口的隔離模式不可靠，來自發射鏈路的大信號可能降低接收機的靈敏度與選擇性。另一方面，差的隔離特性會導致發射模式下信號泄漏過多，降低發射鏈路的效率。

??硅基射頻開關的隔離特性好壞主要取決于晶體管關閉狀態下的寄生電容Coff的大小，而寄生電容大小又與晶體管總柵寬近似正比。小尺寸晶體管有更好的隔離特性，不過是以犧牲插入損耗為代價的。因此，晶體管尺寸的選擇需要在插入損耗與隔離度之間做權衡。

2.3 回波損耗與電壓駐波比

??回波損耗是電壓駐波比（VSWR）的度量，以單位dB 表示。它是由電路之間的阻抗失配引起的。在射頻微波頻率下，材料特性與器件尺寸在確定阻抗匹配中起重要作用。阻抗失配導致信號在傳輸線上來回往復傳輸，增大了損耗，降低了傳輸功率。如果VSWR 的值過高，則傳輸線中較高功率的信號也會泄漏回源中，可能造成電路發熱以及震蕩。固態無線電對大功率信號傳輸容忍度較低，而阻抗失配將會增大電壓擺幅，容易損毀電路，出現這種情況時，需要降低輸出功率防止器件損壞。在硅基射頻開關設計中，晶體管存在較小的導通電阻Ron，與關閉電容Coff，它們將引起端口的阻抗失配?；夭〒p耗的計算公式：

2.4、功率承載能力

??天線開關的功率承載能力（線性度）是衡量開關允許通過的最大功率的指標。最常見的表示方法是1 dB 壓縮點（P1dB）或0.1 dB 壓縮點。在線性區域中，輸入功率增加1 dB 會使輸出功率相應地增加1 dB。當輸出功率增加的量開始小于輸入功率時，非線性效應變得明顯。當輸出與輸入的功率增量相差1 dB 時，器件達到1 dB 壓縮點，如果沒有明確的說明，1 dB 壓縮點是指在該點的輸出功率。天線開關的線性度受很多因素影響，其中有：用于設計的芯片工藝，開關本身的設計拓撲，柵極上施加的直流電壓大小，輸入信號的頻率，以及封裝的熱特性等。1 dB壓縮點可以當做開關設計的品質因數。在輸入信號功率略低于1 dB 壓縮點時，開關已經開始顯現非線性。

3、硅基開關的技術應用

??硅基開關僅依靠晶體管自身的導通與關閉狀態較難滿足指標要求，需要外加的輔助技術提高性能。較常見的技術分為三大類，分別為降低插入損耗、提高隔離度與提高功率承載能力（線性度）。

3.1、硅基開關結構演進

??為便于說明，這里以單刀雙擲開關為例，描述開關基本結構的變化。最基本的天線開關結構如圖2-3 所示，為串聯形式的單刀雙擲開關，發射支路采用M1 晶體管控制，接收支路采用M2 控制。兩個晶體管的控制信號為反相信號。比如發射支路工作時，M1 上施加的控制電壓為高電平，晶體管M1 導通，發射支路閉合，M2上的電壓為低電平，晶體管M2 開路，接收支路開路；相反，接收支路工作時，M2上施加高電平，M1 上施加低電平。這里的高低電平是相對閾值電壓來比較，常見的0.18 μm CMOS 工藝，閾值電壓約為0.45 V。

??在開關設計上，設計者們總是希望插入損耗盡可能小，這就導致采用的晶體管尺寸較大（為減小導通電阻Ron），然而晶體管尺寸越大，它所引入的寄生也越大（晶體管的關閉電容Coff 越大），能量從開路支路泄漏的更多，使得開關難以滿足射頻頻段下的隔離度要求，也在一定程度上增大了插入損耗。為保證射頻開關的隔離度要求，更為經典的開關結構應運而生。如圖2-4 所示，它在圖2-3 的基礎上增加了兩個晶體管M3 與M4，將每個模式中不需要的信號拉到地。比如發射模式工作時，M1 與M4 晶體管導通，M2 與M3 晶體管截止。與串聯形式的開關結構相比，串并形式的開關具有更好的隔離度，合理調整晶體管M1，M2 與M3，M4 晶體管的柵寬比，可以同時保證插入損耗與隔離度的要求。

3.2、降低插入損耗技術

??理想的晶體管開關模型為壓控電阻模型，根據這一模型分析，插入損耗僅與晶體管的導通電阻有關。然而實際的CMOS 晶體管包含更多的寄生，不止含有導通電阻，還包括了漏/源區與襯底的寄生節二極管、端口間的寄生電容及有耗襯底的體電阻。

??從插入損耗角度定量分析體電阻的影響，插入損耗的公式有：

??如果負載和源都由特征阻抗置端，這個量可以由正向傳輸系數的平方（|S21|^2）的倒數表示。

??圖2-5（b）為圖（a）晶體管電路的等效小信號模型。Ron 為晶體管的導通電阻，Rb 為襯底電阻，端口間的寄生電容有柵漏交疊電容Cgd、柵源交疊電容Cgs、漏體節電容Cdb、源體節電容Csb 和柵體Cgb 五個電容。在低頻條件下，插入損耗主要由導通電阻主導。隨著頻率的升高，由于電容耦合強度的增加，襯底電阻上的功率損耗也在增加。導通電阻Ron 的量級為幾歐姆，寄生電容量級為fF，在射頻頻段下（5GHz 以內），可以知道導通電阻遠遠小于寄生容抗。

??為了便于電路分析，圖2-5（b）電路可以簡化為圖2-5（c）電路。簡化后的電路可以推導出插入損耗公式（2-10）。


??其中ω 為角頻率，Z0 為特征阻抗，RON 是晶體管的導通電阻，RB 是襯底電阻， CT 等效為多個電容并聯

??晶體管工作在導通狀態時，因為溝道的形成，柵極到襯底的耦合電容CGB 被溝道隔離開了，此時CGB 可以忽略，等效電容CT 可以重新寫為C_T = C_DB + C_SB。插入損耗可以用晶體管柵寬形式來表達，如式（2-12）所示，其中R_BO = R_BW， CTO =CT / W 以及R_ONO = RONW。對于給定的工藝及器件版圖，RBO，CTO 與RONO 可以假定是固定的。實際上RB 與晶體管寬度不完全成正比，這樣的假設會引入一定的誤差。從公式（2-12）可以直觀看到柵寬越大，分子越大，插損越大。柵寬越小時分子也越大，插損越大。這表明存在一個最佳晶體管柵寬，使插入損耗最小。如果CT為零，插入損耗可以寫成公式（2-13），這只在低頻率下成立。對比公式（2-11）與（2-13）可以看電容CT 將信號耦合到襯底，惡化了插入損耗。

??公式（2-10）也表明了存在一個RB 值，使插入損耗最大。當RB 為無窮大時，插入損耗如式（2-13），當RB=0 時，插入損耗為

??為使CMOS 工藝制造的射頻開關達到低插入損耗的目標，必須注意避免使襯底電阻的值落在RB(MAX)附近。這個結果表明降低插入損耗可以通過增大RB 到非常大的值或減小RB 值至接近于零來完成。因為公式（2-10）分子項ωCTZ0 ( Z0 +RON )的存在，RB = 0 條件下的插入損耗會大于RB 為無窮大時的插入損耗。同時，為減小襯底的耦合損耗，CT 的值也要盡可能的小。從底層物理機制的方面來考慮，RB 值非常大時，交流近似開路，信號無法從RB 泄漏到地且RB 上的能量消耗非常的小。當RB 為零時，便沒有與之相關的損耗，插入損耗可以進一步減小。

3.3 提高隔離度技術

??圖2-4 所示的串并聯形式的開關結構，可以一定程度上提高隔離度。但隨著信號頻率的升高，截止晶體管的寄生容抗Coff 越來越小，并聯支路的效果就大大減弱了。
??
為提高隔離度，可以在發射與接收端口額外增加泄漏抵消電路[32]，如圖2-6 所示。泄漏抵消電路包含兩個晶體管M3 與M4，兩個移相器以及吸收電阻Rs。當開關工作在發射模式時，等效電路如圖2-7 所示，工作在截止狀態的晶體管M1 與M4用關閉電容Coff 替代，工作在導通狀態的晶體管M2 與M3 用導通電阻Ron 替代。在該電路中，泄漏信號通過兩條相似但具有180°相位差的路徑傳播。因此，泄漏接收端口的信號相互抵消。也可以理解成電路在接收與發射端口之間插入了一個隔離零點。

??另一方面，開路支路的端口阻抗接近于Ron 與Rs 之和，因此通過適當調整確定M3 尺寸與Rs 的值，可以很容易地將端口匹配到50 歐姆。這種有利的匹配條件有助于防止低噪聲放大器或功率放大器承受更大的駐波。此外，移相器分擔了傳輸信號的大幅度擺幅，使得泄漏抵消的開關結構相比于傳統的串并形式開關結構具有更高的功率承載能力。

3.4 層疊晶體管技術

??開關的功率承載能力可以通過堆疊開路支路晶體管的個數來提高。圖2-8所示為三層堆疊晶體管的開關電路結構。由于在開路支路堆疊的晶體管數量增加，射頻電壓擺幅可以均勻地被多個晶體管平攤，最終功率承載能力可以近似達到層疊晶體管個數的平方。

??雖然增加層疊晶體管的個數可以提高功率承載能力，但是晶體管數量的增加將會產生更大的插入損耗（支路的導通電阻Ron 大小與層疊晶體管數目成正比）。因此，設計開關時，晶體管尺寸必須足夠大來減小導通電阻Ron，以實現低插入損耗的開關。不過過大的晶體管柵寬又會降低開關的隔離度。層疊晶體管技術在商業應用開關中非常流行，因為它具有小尺寸，寬帶寬和高的功率承載能力等優點。其還衍生出了多柵極晶體管結構如圖2-9 所示，這種結構去掉了漏源區的接觸孔，將不同晶體管的漏源區直接相接，不僅減小了器件整體尺寸，還去除了不必要的漏極/源級接觸孔電阻。因此相同尺寸的多柵極晶體管開關的插入損耗會低于層疊晶體管開關。

??然而，層疊晶體管與多柵極晶體管僅靠自身結構無法在開關應用提供足夠高的功率，它們需要額外的DC/DC 轉換器相關聯的升壓方法和前饋技術來保證大功率的應用。

3.5 襯底體調諧技術

??由于CMOS 工藝在漏/源極與體襯底之間存在寄生PN 節二極管，其在功率處理能力方面相比于GaAs 工藝具有關鍵的缺陷。當小信號電壓擺幅峰-峰值小于結型二極管的閾值電壓時，二極管未能導通，可以等效為一個電容，這時二極管的存在不影響CMOS 開關的功率承載能力。然而，一旦輸入電壓擺幅超過襯底結型二極管的閾值電壓，則二極管導通，輸入信號開始失真，此時寄生PN 結二極管嚴重限制了開關的功率承載能力。如圖2-10 所示，若不解決這個問題，CMOS 開關難以應用于大功率場景。

??目前，主流的體調諧技術如圖2-11（b）（c）所示。從圖中2-11（b）可以看到晶體管的襯底體端口處串聯了一個LC 并聯諧振網絡，該諧振網絡在諧振頻率出對體端口提供非常高的阻抗，使得結二極管與結電容阻抗在源端口到地之間的總阻抗變得相對較小。當施加到開關的大信號電壓擺幅超過結型二極管的導通電壓時，該電壓被源級或漏極的結電容與襯底的并聯諧振器所平分。最終只有較小幅度的電壓擺動施加在結型二極管上，即使有大信號的負電壓擺動二極管也不會導通。

??然而，LC 諧振的浮體開關只針對特定頻率有效。在早期的CMOS 工藝中，所以通過LC 諧振網絡提供高阻抗而不用大電阻是為了預防閂鎖效應。而今天，這種疑慮已經被深N 阱的CMOS 工藝所打破，深N 阱技術采用N 型區將N 型晶體管的體與硅襯底隔離開來，避免了閂鎖效應的發生。深N 阱的浮體技術應用如圖2-11（c）所示，它允許晶體管的體上直接串聯大電阻到地。體調諧技術是大功率CMOS 開關實現的基本技術，因為它可以防止結二極管在大信號輸入時導通。不過仍然存在結二極管擊穿電壓和開路器件的溝道形成等問題。

4、CMOS 射頻開關面臨的挑戰

??本節中提到的挑戰源于CMOS 晶體管的器件和工藝特性。雖然CMOS 工藝已成功用于數字電路、模擬電路以及小信號射頻電路，但如果目標是設計大功率開關，這些特性對開關設計造成了嚴重挑戰。了解CMOS 的工藝瓶頸所在，對實現高性能的射頻開關大有助益

4.1 體硅CMOS 的可靠性

??因為天線開關需要應對大功率輸出場景，所以在設計CMOS 開關時必須時刻注意各節點電壓是否超過器件的可靠范圍。不合理的開關設計在極端情況下將導致器件擊穿損毀。CMOS 晶體管的擊穿機制如表2-1所示。其中，熱載流子效應和氧化擊穿是破壞性的，結擊穿與穿通效應可以通過去除應力條件來恢復。結擊穿指的是漏/源極與襯底之間過大的信號擺幅引起的擊穿機制，而氧化層擊穿指的是漏/源極與柵極之間大信號擺幅引起的擊穿機制。盡管結擊穿是可恢復的，但氧化層擊穿會永久損壞晶體管。因此，必須在開關設計中采取預防措施。相比于專用的射頻GaAs 異質結雙晶體管工藝（具有高達20 V 的擊穿電壓），CMOS 工藝（0.18 μm CMOS 工藝最大擊穿電壓為3.3V）有著明顯的劣勢研究者們做出了若干努力來克服CMOS 工藝的低擊穿電壓。一種方法是制造更厚的柵極氧化物，以支持更高的柵極偏壓。然而這種方法需要修改工藝并且成本過高。因此，在標準的CMOS 工藝中優選簡單的電路技術。例如，層疊晶體管，器件通過垂直堆疊減輕每個晶體管的負擔。除了電壓應力之外，開關工作在閉合狀態時，將有較大的交流電流通過互聯線，導致金屬電阻在長期工作中逐漸增加并有可能熔斷金屬互連線。這些問題需要參考工藝文檔，以確保設計的可靠性。

4.2 CMOS 三阱工藝的局限性

??在互補金屬氧化物半導體（CMOS）技術中，采用雙阱工藝技術能夠將兩種晶體管集成于同一硅襯底上，分別為N 型場效應晶體管和P 型場效應晶體管。雙阱工藝包含了輕摻雜P 型襯底上的N 阱與輕摻雜N 型襯底上的P 阱。雖然雙阱工藝大大提高了CMOS 技術的集成度，但由于其在數字和混合信號電路設計中可能存在嚴重的閂鎖效應，工藝廠商另外開發了三阱技術。三阱工藝大大降低了閂鎖現象的出現，同時也減弱了晶體管射頻應用中的襯底耦合效應[48-50]。

??三阱工藝如圖2-12 所示，通過埋層的N 阱層將P 阱與P 襯底隔離開來。這樣處理后，產生閂鎖現象的寄生雙極晶體管的正反饋環路就被打破了。由于掩埋N阱層的存在，三阱中的寄生npn 三極管的基極電流不足以觸發寄生pnp 三極管導通。

??三阱器件用于主流電路設計中有兩個主要原因。第一個是每個NMOS 晶體管都擁有獨立的體，允許襯底偏置的可變控制，第二個是三阱工藝可以動態調整閾值電壓。低電源電壓和閾值電壓能實現高速低功耗電路。

??三阱CMOS 工藝用于天線開關設計可以有效的提高功率承載能力，通過在晶體管的體串聯大電阻的方法來減弱開關開路狀態時的襯底信號泄漏。即便如此，信號仍可以從深N 阱的兩個反向串聯的寄生PN 結二極管泄漏。如圖2-13 所示，雖然晶體管的體上接了大電阻，但隨著信號頻率的提高，深N 阱的寄生容抗將越來越小，最終導致信號由旁路泄漏，襯底的大電阻失去其存在的意義。解決這個問題的方法有兩個。其一，通過減小器件尺寸來降低深N 阱的寄生容抗。其二，換用更先進的工藝設計開關。前者不可避免地增加了插入損耗。而后者是因為難以在CMOS 工藝下做出本質改變，高頻的大功率開關設計始終受限于深N 阱的旁路泄漏，在單刀多擲開關設計中尤為明顯，因此更換工藝成為了更實際的考慮。

5、SOI 工藝特性及開關電路應用

??傳統的CMOS 工藝幾乎僅在體硅襯底上制造，這由兩個主要原因造成的：一個是硅晶片可以大量供應，另一個是良好的氧化物能在硅上生長，在鍺或一些其它半導體上生長氧化物較為困難。除此之外CMOS 最重要的特性是按比例縮小，它是降低芯片成本（提高集成度）與提高器件性能行之有效的方法。隨著按比例縮小的推進，由于諸如閾值電壓滾降，漏極感應勢壘降低（DIBL）和劣化的亞閾值斜率等不期望的影響，使得CMOS 上制造的器件開始出現明顯的性能惡化情況，表現為增加的截止電流，減小的導通電流。除短溝道效應之外，器件尺寸按比例縮小在實現上也存在一些技術障礙。隨著柵極長度減小，用于光刻設備的光的波長需要減小。在較小波長下制造這種光學設備變得更困難，因為應用于這些波長的材料無法滿足可用性要求。根據按比例縮小原則，柵極長度減小迫使柵極氧化物厚度也跟著減小，導致在過高電場中的量子隧穿效應加劇。最終，氧化硅必須用高k材料替代，保證相同電容情況下有著更厚的厚度。隨著器件長度減小，在源極和漏極之間需要高濃度離子摻雜，這又加大了擴散的源/漏區與襯底之間的寄生電容。CMOS 工藝每更新一代都需要更精確地控制器件的摻雜分布，并且離子注入和退火技術也要跟上非常嚴格的摻雜分布要求。考慮到這些情況，長期以來，研究者們一直在尋找突破性的技術與新工藝。

??SOI 工藝是新一代的硅基工藝，它采用了分層的硅—絕緣襯底—硅襯底替代CMOS 的硅襯底，以減少器件的外部寄生電容，從而改善性能[55]。SOI 器件與傳統的體硅器件不同之處在于硅結在電絕緣體上（通常為二氧化硅）或藍寶石。絕緣體的選擇很大程度上取決于電路的應用場景，藍寶石用于高性能射頻（RF）和輻射敏感的應用，二氧化硅用于減少微電子器件中的短溝道效應[56]。

5.1 SOI 工藝結構

??SOI 工藝的橫截面如圖2-14 所示，從下至上分別為硅襯底，埋氧層，晶體管區，M1 金屬，M2 金屬以及頂層超厚金屬UTM。根據金屬的電阻率與金屬厚度成反比例關系，近4um 厚的頂層金屬有利于制造高Q 值的無源器件。與CMOS 工藝不同的是，SOI 晶體管的體與硅襯底沒有直接接觸，而是由漏/源區之下的埋氧層隔離開來。埋氧層的厚度在微米量級，它的存在增加了頂部金屬與襯底之間的距離，減少了金屬到襯底的耦合。在該技術中，每個晶體管都通過淺溝槽隔離（STI）彼此分離，它們都是相互隔絕的，可以在晶體管的體端口自由地施加任何偏置。由于這種晶體管的隔離方式不會產生寄生PN 結二極管，因此其在射頻電路應用上優于三阱技術的體硅CMOS 工藝。此外，高阻SOI 工藝的襯底導電率約為0.1 西門子，幾乎滿足了同一芯片上集成射頻電路與高速數字電路的所有條件，它具有低的射頻噪聲，良好的線性度，高的擊穿電壓，比SOS 和GaAs 更好的導熱性，以及作為硅的高集成度特性，因此最適合用于實現多功能的片上系統（SOC）。較為詳細的體硅CMOS 與SOI 工藝對比表由表2-2 給出，從表中可知SOI 工藝制造的器件相比于CMOS 工藝有著更好的性能表現。

5.2 SOI 工藝的開關應用優化

??0.18 μm SOI 工藝非常適合設計射頻開關，它在電壓承受能力與器件特征尺寸中取了很好的折衷，且優化兼容體硅射頻CMOS 技術，包括器件間隔和硅化工藝，以及后段制程（BEOL）布線配置。
SOI 的起始晶片是高電阻率（>750 Ω-cm）的p-硅襯底晶片，厚度為1450 ?。薄硅層器件允許形成部分耗盡的SOI 晶體管。埋氧層厚度為1 μm，最小化了器件到襯底的電容耦合效應。
??工藝廠商在原有0.18 μm SOI 工藝基礎上改進了晶體管的器件設計，部分耗盡的浮體晶體管呈現了高阻抗節點，從而允許開關應用中堆疊晶體管達到平均分壓的效果，以處理高的射頻電壓擺幅。與之前按照開關工作的電壓駐波比6:1 設計的晶體管的兩個主要不同點在于：1）加入新的“厚”柵管器件。2）薄氧化物CMOS 物理L 型多晶硅的重新定心，以優化用于開關設計的厚氧化物浮體n 型晶體管。

??對于厚氧化物晶體管，Vdd 定為2.5 V，避免了3.3 V 的SOI 工藝浮體晶體管的已知問題。氧化物的厚度為5.2 nm，厚柵器件的n 阱和p 阱工藝與薄柵器件基本一致。同樣，晶體管的halo 與擴展工藝也沒有改變。5.2 nm 厚氧化物晶體管halo和擴展工藝采用了 0.13 μm 節點的體硅技術。最后，在加工前期添加額外的注入步驟以抑制阱中的少數載流子壽命，使厚柵管的漏源擊穿電壓高于3.3 V，并且最小化2.5 V nFET 的截止電流。圖2-15顯示了2.5 V 浮體（FB）及體接觸（BC）的I-V 特性。開關的插入損耗與2.5 V nFET 的導通電阻（Ron）相關。圖2-16展示了2.5V 浮體nFET 與偏壓及柵長的關系圖。開關插入損耗與隔離性能可以由晶體管的關閉狀態電容Coff 與導通狀態電阻Ron 乘積表示的品質因數來表征，Ron 與Coff 是在晶體管柵極加了交流大阻抗計算得到。在圖2-17 中， SOI 工藝的Ron×Coff 低至250fs，與GaAs 等工藝相比較具有優勢。

??工藝廠商針對射頻開關應用優化了SOI 工藝，在現有的180 nm RF CMOS 工藝基礎上結合了高電阻率的襯底，1 μm 厚的埋氧層硅晶片，優化部分耗盡型CMOS晶體管與抑制襯底電導率，以實現器件的低襯底損耗及減少非線性襯底效應。

6、本章小結

??本章可知，MOSFET 因為工作狀態與開關類似，所以廣泛地應用于開關電路設計中。雖然已有眾多研究來提高CMOS 開關的性能，包括降低插入損耗、提高通路間的隔離度以及提高開關的線性度等，但因CMOS 自身工藝缺陷以及可靠性問題使得更高功率的開關設計遇到瓶頸。而采用硅基SOI 工藝可以有效規避CMOS三阱工藝的功率泄漏問題，且因為SOI 工藝采用高電阻率襯底及埋氧化物層的隔離作用，基于SOI 工藝設計的開關可以獲得更好的開關性能。

總結

以上是生活随笔為你收集整理的CMOS开关学习（一）的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。