Latch up概念

CMOS電路中，存在寄生的三極管PNPN,它們相互影響在VDD與GND間產生一低阻通路，形成大電流，燒壞芯片這就是閂鎖效應
隨著IC特征尺寸越來越小，集成度越來越高，閂鎖效應發生的可能性越來越高；

Latch up形成機制

在CMOS工藝中制作的N管和P管間會存在寄生的BJT（PNPN）；如下（以N井CMOS工藝制作的反相器為例），N管和P管間存在一個縱向的PNP，和一個橫向的NPN；對于縱向的PNP：P管的源漏構成其雙發射區，N#作為其基區，Psub作為其集電區，顯然這是一個典型的PNP三極管，正向放大導通時有100左右的增益；對于橫向的NPN：N管的源漏構成其雙發射區，Psub構成其基區，N#構成其集電區，正向放大導通時有10左右的增益；
此外，Nwell到VCC存在等效的阱電阻Rwell，P襯底到GND存在等效的襯底電阻Rsub；那么將他們抽取出來得到右邊的等效電路結構（稱為SCR-可控硅結構）

正常工作情況下，三極管是截止的；不會發生Latch up；
當受到外界來自電源，I/O，ESD靜電泄放的干擾時，使得其中一個三極管導通后，將反饋到另一個三極管也導通，由于這兩個三極管的輸入輸出是彼此首尾相接，因此形成一個不斷循環放大的環路，電流在這個結構里面不斷放大，最終超過芯片承受范圍，使得芯片被燒壞；

Latch up發生的條件：

環路增益大于1（βnpn*βpnp）

兩個BJT均導通

電源提供的最大電流大于PNPN導通所需的維持電流IH

Latch up觸發原因：

1.VDD變化導致Nwell和Psub間寄生電容產生足夠電流，進而觸發Latch up
2. 當I/O信號變換超過VDD-GND范圍，會有較大電流產生，也會觸發Latch up
3. ESD靜電泄放時，會從保護電路中引入載流子到阱和襯底中，也會觸發Latch up
4. 負載過大，VDD或GND突變時也可能會觸發Latch up
5. 阱側面漏電流過大，也會觸發Latch up

Latch up的預防：

工藝制造時：

采用重摻雜的襯底（降低Rsub，減小放大環路增益）

采用輕摻雜的外延層（阻止側向漏電流從縱向PNP到低阻襯底的通路）

使用絕緣隔離槽（SOI絕緣體上硅工藝可徹底消除閂鎖效應）

版圖設計時：

多打接觸孔，接觸孔盡量靠近active有源區（降低Rwell，Rsub）

使用Guard ring(一方面降低Rwell，Rsub，一方面阻止載流子到達BJT基極)

NMOS靠近GND，PMOS靠近VDD并保持足夠距離，降低SCR觸發的可能；

總結

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