邏輯門電路是指用于實(shí)現(xiàn)各種各樣的基本邏輯運(yùn)算、常用復(fù)合邏輯運(yùn)算的電子電路,簡(jiǎn)稱門電路。

這部分的內(nèi)容也是數(shù)字電子技術(shù)比較難的內(nèi)容,按集成度劃分,可分為分立元件門電路和數(shù)字集成電路:

• 分立元件門電路:用若干分立的半導(dǎo)體器件和電阻、電容等元件連接形成。
• 數(shù)字集成電路:將大量的分立元件和門電路單元集成在一塊很小的半導(dǎo)體基片上，形成一個(gè)微縮化的 “片上系統(tǒng)”

目前，應(yīng)用最廣泛的集成門電路有CMOS和TTL兩大類:

• TTL集成邏輯門: 功耗較大,不適于制造大規(guī)模、超大規(guī)模集成電路。
• CMOS集成邏輯門:功耗非常低,發(fā)熱量小,易于集成。

下面是本篇文章的結(jié)構(gòu):

邏輯門電路概述

分立元件門電路

數(shù)字集成電路

多余輸入端的處理

1. 邏輯門電路概述

正邏輯和負(fù)邏輯

• 基本的邏輯規(guī)定: 1 - "真”; 0 - “假”

在實(shí)際中,不可能直接輸入0和1,因此引入了正邏輯和負(fù)邏輯:

• 正邏輯和負(fù)邏輯:在實(shí)際的數(shù)字系統(tǒng)中，用數(shù)字信號(hào)(邏輯電平Ui、Uo)
  表示"真(1)"、"假(0)"的約定。

二極管和晶體管的基本特性

二極管

• 外加正向電壓(正偏) :二極管導(dǎo)通 Un≈0.7 V
• 外加反向電壓(反偏) :二極管截止 Un <0.5V, In≈0

晶體管(三極管)

電路符號(hào):

等效模型:

2. 分立元件門電路

二極管與門

根據(jù)正邏輯轉(zhuǎn)換成真值表:

• 0 - 0.7V表示低電平
• 0.7 - 3.7V表示高電平

完成了兩輸入與的功能

二極管或門

這里的電壓源變成了負(fù)數(shù)(方便計(jì)算):
根據(jù)正邏輯轉(zhuǎn)換成真值表:

• -0.7 - 0V表示低電平
• 2.3 - 3V表示高電平

晶體管非門

3. 數(shù)字集成電路

TTL邏輯門

TTL集成電路:
晶體管-晶體管邏輯電路( Transistor- Transistor Logic )

TTL非門

電路結(jié)構(gòu)

輸入極有一個(gè)二極管,是用來防止輸入電壓過低,即防止出現(xiàn)大電流的:

工作模式

ui =UiL=0.3V時(shí)

ui=UiH= 3.6V時(shí)

輸入端懸空時(shí)

輸入端通過一個(gè)電阻接地

輸入電壓為輸入低電平時(shí)

先看最外圍的回路:

VT1的基極電壓無法使VT2和VT4的發(fā)射結(jié)導(dǎo)通

接下來再看下一個(gè)回路:

完全可以突破兩個(gè)PN結(jié)到達(dá)輸出,為3.6V

輸入電壓為輸入高電平時(shí)

輸入為3.6V,則VT1為4.3V,下面的三個(gè)PN結(jié)均可導(dǎo)通

故VT1基極電位被鉗制在2.1V,VT2和VT4飽和導(dǎo)通

于此同時(shí)Uc2 = Ub3 = 0.3+0.7 = 1V,二極管VD必然截止

輸入端懸空時(shí)

輸入級(jí)電路不構(gòu)成回路,則VT1的發(fā)射結(jié)自然是截止的。后續(xù)分析與輸入高電平時(shí)基本一致

TTL電路的某輸入端懸空,等效于該端接入邏輯高電平。

懸空易引入干擾,故應(yīng)對(duì)不用的輸入端作相應(yīng)的處理。

輸入端通過一個(gè)電阻接地時(shí)

• 只要輸入端電阻Re >= 2.5 千歐
  就可以使得u1 達(dá)到1.4V ,從而使非門輸出電壓Uo = UoL = 0.3V

• 只要輸入端電阻Re <= 0.7 千歐
  則非門輸出電壓Uo = UoH = 3.6V

輸入、輸出的特性參數(shù)

這里的高低電平都不是一個(gè)確定的數(shù),而是一個(gè)范圍

輸入信號(hào)

• 輸入高電平 :
  對(duì)應(yīng)于邏輯"1"的輸入電平,典型值3.6V,TTL規(guī)定最小輸入高電平為2.0V,即開門電平

• 輸入低電平 :
  對(duì)應(yīng)于邏輯"0"的輸入電平,典型值0.3V,TTL規(guī)定輸入低電平的上限為0.8V,即關(guān)門電平

輸出信號(hào)

• 輸出高電平:
  門電路處于關(guān)門狀態(tài)(截止?fàn)顟B(tài))時(shí)的輸出電平，此時(shí)輸出信號(hào)對(duì)應(yīng)邏輯"1"，典型值3.6V,規(guī)定輸出高電平的下限為2.4V

• 輸出低電平:
  門電路處于開門狀態(tài)(導(dǎo)通狀態(tài))時(shí)的輸出電平，此時(shí)輸出信號(hào)對(duì)應(yīng)邏輯"0"，典型值0.3V,規(guī)定輸出低電平的上限為0.4V

開門狀態(tài)

門電路輸出為輸出低電平時(shí)(對(duì)應(yīng)邏輯“0”),稱邏輯門處于開門狀態(tài),又稱導(dǎo)通狀態(tài)

關(guān)門狀態(tài)

門電路輸出為輸出高電平時(shí)(對(duì)應(yīng)邏輯“1”),稱邏輯門處于關(guān)門狀態(tài),又稱截止?fàn)顟B(tài)

開門電平

為了保證非門工作在開門狀態(tài)的輸入電平

開門電平指此時(shí)允許輸入的高電平的最小值(2.0V )

關(guān)門電平

為了保證非門工作在關(guān)門狀態(tài)的輸入電平

開門電平指此時(shí)允許輸入的低電平的最大值(0.8V )

剩余的兩個(gè)參數(shù)基于上面的內(nèi)容,這里回顧一下:

開門電阻

開門電阻 :
為了使非門可靠地工作在開門狀態(tài),輸入電阻所允許的最小阻值(2.5 千歐)

即輸入端大電阻的下限

關(guān)門電阻

關(guān)門電阻 :
為了使非門可靠地工作在關(guān)門狀態(tài),輸入電阻所允許的最大阻值(0.7 千歐)

即輸入端小電阻的上限

TTL電平規(guī)范

輸入高電平:

• 典型值為3.6V
• 最小值為2.0V

輸入低電平 :

• 典型值為0.3V
• 最大值為0.8V

輸出高電平:

• 典型值為3.6V
• 最大值為2.4V

輸出低電平:

• 典型值為0.3V
• 最大值為0.4V

輸入端噪聲容限</>

接著上面的內(nèi)容,細(xì)心的你應(yīng)該已經(jīng)看出來,輸入高/低電平的最小值與輸出高/低電平的最小值之間有一段間隔:

數(shù)字電路工作時(shí),如果輸入信號(hào)上疊加有噪聲電壓(干擾信號(hào)),則可能造成信號(hào)邏輯混亂,使得電路工作錯(cuò)誤。

但是,邏輯高電平、低電平并不是一個(gè)固定值,而是一個(gè)電壓范圍。因此,只要輸入端存在的噪聲電壓幅度不超過允許的范圍,輸入信號(hào)就不會(huì)發(fā)生邏輯混亂。

從上圖也可以看出,輸入高/低電平時(shí)的噪聲容限都為0.4V

邏輯門的速度指標(biāo)

TTL邏輯門電路工作時(shí),當(dāng)輸入信號(hào)變化后，需要經(jīng)過一定的時(shí)延后,輸出端才能建立起相應(yīng)的穩(wěn)定輸出信號(hào)。

• 傳輸延遲時(shí)間:
  輸出信號(hào)波形滯后于輸入信號(hào)波形的時(shí)間,是衡量門電路工作速度的重要性能指標(biāo)。

指標(biāo)為納秒級(jí)

導(dǎo)通傳輸延遲時(shí)間

輸出電壓由高電平變?yōu)榈碗娖降膫鬏斞舆t時(shí)間

用來描述門電路開門的速度

截止傳輸延遲時(shí)間

輸出電壓由低電平變?yōu)楦唠娖降膫鬏斞舆t時(shí)間

用來描述門電路關(guān)門的速度

平均傳輸延遲時(shí)間

用來描述門電路工作的平均速度

特殊TTL邏輯門

普通TTL邏輯門的缺陷

• 普通TTL邏輯門的缺陷主要在輸出級(jí)上:
  多個(gè)普通TTL門的輸出端不能共接在同一根導(dǎo)線上

如下面的例子:

Y1和Y2同為高電平或者低電平時(shí):
輸出端共接對(duì)電路工作狀態(tài)、邏輯關(guān)系不會(huì)有任何影響，輸出Y對(duì)應(yīng)為高電平或低電平。

Y和Y2一個(gè)高電平、一個(gè)低電平時(shí):
輸出端共接會(huì)帶來嚴(yán)重危害。

• Y1為高電平: 門G1的T3管飽和導(dǎo)通、T4 管截止;
• Y2為低電平: 門G2的T3管截止，而T4管飽和導(dǎo)通。

這時(shí),由上至下會(huì)產(chǎn)生通路,產(chǎn)生大電流,帶來嚴(yán)重危害,而輸出端會(huì)輸出一個(gè)非1非0的量,從而造成混亂

總線和總線上的分時(shí)復(fù)用

• 總線( Bus ):
  總線是數(shù)字信息的一組公共通道，多個(gè)前級(jí)單元、設(shè)備的輸出端和
  后級(jí)單元、設(shè)備的輸入端共接其上,采用分時(shí)復(fù)用的方式，使多個(gè)前級(jí)單元的輸出信號(hào)通過公共總線，輸出給相應(yīng)的后級(jí)單元，以完成數(shù)據(jù)的傳輸。

• 分時(shí)復(fù)用:
  
  通過分時(shí)復(fù)用,讓總線上的設(shè)備分塊進(jìn)行,從而實(shí)現(xiàn)一條電路傳送多路信號(hào)的功能

而這兩個(gè)特殊的TTL邏輯門可以共接在一根導(dǎo)線上:

集電極開路門

1. OC門的電路結(jié)構(gòu)和邏輯符號(hào)

左邊的OC門是將右邊的TTL門VT4晶體管上面的負(fù)載去掉而得來的

對(duì)應(yīng)的邏輯門符號(hào):

2. OC門的功能分析

OC門使用時(shí)，輸出端要外接一個(gè)上拉電阻R,和正電源+Vcc相連

當(dāng)輸入中有低電平時(shí)

結(jié)果輸出高電平

當(dāng)輸入全為高電平時(shí)

結(jié)果輸出低電平

3. OC門的工作特點(diǎn)

OC門允許多個(gè)輸出端共接,且共用一個(gè)上拉電阻R:

此時(shí),該共接點(diǎn)具有邏輯"與”功能,稱為“線與”點(diǎn)。

外接電阻會(huì)影響了OC門的開關(guān)速度，所以O(shè)C門一般用于對(duì)工作速度要求不高的場(chǎng)合。

三態(tài)門

1. 三態(tài)門的電路結(jié)構(gòu)和邏輯符號(hào)

可以看出,三態(tài)門是在原有的基礎(chǔ)上增加一部分元件

下面是三態(tài)門的邏輯符號(hào):

這種控制方式為控制端低有效方式,想要做到控制端高有效方式,也很簡(jiǎn)單:

2. 三態(tài)門的分類和符號(hào)閱讀

舉個(gè)例子:
(II)( c )控制端低有效的兩輸入與非三態(tài)門
(I) ( d )控制端高有效的兩輸入或非三態(tài)門

OC門和三態(tài)門的性能比較

• 三態(tài)門的開關(guān)速度比OC門快
• 在總線結(jié)構(gòu)中:
  允許接入總線的三態(tài)門的個(gè)數(shù),原則上不受約束。
  允許接入總線的OC門要受到外用的上拉電阻的取值范圍的限制。
• OC門輸出端可以實(shí)現(xiàn)“線與”邏輯功能,而三態(tài)門不行。

CMOS邏輯門

MOS場(chǎng)效應(yīng)管

CMOS邏輯門的由來

采用P溝道和N溝道增強(qiáng)型M0S管組成耳補(bǔ)電路實(shí)用性最廣,是目前應(yīng)用最廣泛的集成電路之一。

CMOS集成邏輯的工作特點(diǎn)

★功耗極低
★芯片集成度高
★溫度穩(wěn)定性好
★電路結(jié)構(gòu)簡(jiǎn)單,器件制作成本低
★輸入阻抗高,可達(dá)10的8次方，扇出能力強(qiáng)
★電源電壓范圍寬
★輸出邏輯擺幅大
★抗干擾能力強(qiáng)

• 輸入高、低電平大小受電源電壓的限制。
• CMOS電路的工作速度比TTL電路稍慢，

CMOS電平規(guī)范

• TTL器件大都采用+5V電源供電
• CMOS器件電源電壓范圍廣泛

4. 多余輸入端的處理

多余輸入端懸空所帶來的問題</>

• 容易引入外界干擾
• 引起邏輯運(yùn)算的錯(cuò)誤

解決方法:
在保證邏輯功能正確的前提下,給多余輸入端接入確定電平

TTL邏輯門電路

與門、與非門

對(duì)于與門、 與非門，多余輸入端應(yīng)接入高電平。
例如，3輸入與非門Y=$\overline{\text{ABC}}$，C輸入端多余，意味著實(shí)際要完成的功能是Y=$\overline{\text{AB}}$,此時(shí)C端接入高電平，Y=$\overline{\text{ABC}}$=$\overline{\text{AB.1}}$=$\overline{\text{AB}}$，不影響邏輯功能。

具體方式:

將其通過電阻R (約幾千歐,限流作用)接正電源;

通過大于2.5千歐的電阻接地;

在前級(jí)門的帶載能力有富余的情況下，可以和有用輸入端共接。

或門、或非門

對(duì)于或門、或非門，多余輸入端應(yīng)接入低電平。

例如，3 輸入或非門Y=$\overline{\text{A+B+C}}$ ，C 輸入端多余，意味著實(shí)際要完成的功能是Y=$\overline{\text{A+B}}$ 。
此時(shí) C 端接入低電平，Y=$\overline{\text{A+B+C}}$=$\overline{\text{A+B+0}}$=$\overline{\text{A+B}}$ ，不影響邏輯功能。

具體方式：

將其直接接地；

通過小于 500Ω 的電阻（關(guān)門電阻 700Ω，為了保證安全，
阻值降至 500Ω）接地；

在前級(jí)門的帶載能力有富余的情況下，可以和有用輸入端
共接。

與或非門

對(duì)于與或非門，則又要分為兩種情況:

已知與或非表達(dá)式為Y=$\overline{\text{AB+CD}}$

如果與或非邏輯中，某個(gè)與單元（例如 CD 單元）整個(gè)多余，意味著實(shí)際要完成的功能是Y=$\overline{\text{AB}}$ 。則該與單元的所有輸入端接入低平，Y=$\overline{\text{AB+00}}$=$\overline{\text{AB}}$ ，不影響邏輯功能，具體方式和“或門、或非門情況”類似，不再贅述。

如果與或非邏輯中，與單元的某個(gè)輸入端（例如輸入端 D）多
余，意味著實(shí)際要完成的功能是Y=$\overline{\text{AB+C}}$ 。則該輸入端接入高平，Y=$\overline{\text{AB+C.0}}$=$\overline{\text{AB+C}}$ ，不影響邏輯功能，具體方式和“與門、與非門情況”類似，不再贅述。

CMOS 門電路

CMOS 門電路的多余輸入端的處理方法與 TTL電路的異同在于：

★ 首先，CMOS 器件的輸入阻抗很大，對(duì)干擾信號(hào)的捕捉能力很強(qiáng)，很容易在懸空輸入端引入。同時(shí)，輸入端是 MOS 管的絕緣柵極，它與其他電極間的絕緣層很容易被擊穿，雖然內(nèi)部也設(shè)置有保護(hù)電路，但只適合防止穩(wěn)態(tài)過壓，對(duì)瞬間過壓保護(hù)效果差。這意味著，外接干擾信號(hào)的引入，很容易損壞器件。

所以，CMOS 門電路的多余輸入端不允許懸空，必須加以處理。而如果TTL 門電路的懸空輸入端引入了干擾信號(hào)，雖然會(huì)造成邏輯錯(cuò)誤，但一般不至于損壞器件。

★ 多余輸入端的處理原則是保證電路要實(shí)現(xiàn)的邏輯功能正確，所以， 不論是 是 TTL 還是 CMOS 電路 ，處理原則和方法是一致的。簡(jiǎn)言之，多余輸入端參與的是“與”運(yùn)算，就接入高電平；參與的是“或”運(yùn)算，就接入低電平。

★ 具體處理方式的差異在于：
TTL門電路輸入端通過一個(gè)電阻接地，則該端輸入電平和電阻值大小有關(guān)。但是，對(duì)于 CMOS 門電路，不論它的輸入電平是高電平還是低電平，其輸入電流都非常小，所以，CMOS門電路的多余輸入端通過一個(gè)電阻接地時(shí)，不論電阻多大，該端都等效輸入低電平。

除上述幾點(diǎn)外，CMOS 門電路的多余輸入端的處理方法，與 TTL
門相同。

總結(jié)

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