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编程问答

实验一 组合逻辑电路的设计与测试

發(fā)布時(shí)間:2023/12/9 编程问答 36 豆豆
生活随笔 收集整理的這篇文章主要介紹了 实验一 组合逻辑电路的设计与测试 小編覺得挺不錯(cuò)的,現(xiàn)在分享給大家,幫大家做個(gè)參考.

目錄

  • 一、實(shí)驗(yàn)預(yù)習(xí)要求
  • 二、實(shí)驗(yàn)?zāi)康?/li>
  • 三、實(shí)驗(yàn)原理
  • 四、實(shí)驗(yàn)設(shè)備與器件
  • 五、實(shí)驗(yàn)內(nèi)容與步驟
  • 六、實(shí)驗(yàn)報(bào)告要求
  • 七、更多相關(guān)文章都在這里哦

一、實(shí)驗(yàn)預(yù)習(xí)要求

1、熟悉所用器件的引腳排列圖。
2、根據(jù)實(shí)驗(yàn)內(nèi)容要求設(shè)計(jì)出相應(yīng)的組合邏輯電路,寫出設(shè)計(jì)步驟,并畫出邏輯電路圖。

二、實(shí)驗(yàn)?zāi)康?/h1>

1、熟悉數(shù)字電子技術(shù)綜合設(shè)計(jì)實(shí)驗(yàn)箱的使用。
2、進(jìn)一步熟悉組合邏輯電路的設(shè)計(jì)方法與設(shè)計(jì)步驟。
3、學(xué)會(huì)用真值表設(shè)計(jì)組合邏輯電路,用實(shí)驗(yàn)驗(yàn)證其邏輯功能。

三、實(shí)驗(yàn)原理

組合邏輯電路的設(shè)計(jì)就是根據(jù)給定的邏輯要求,設(shè)計(jì)出能夠?qū)崿F(xiàn)該功能的最佳組合邏輯電路,一般按下列步驟進(jìn)行設(shè)計(jì)。

(1)分析設(shè)計(jì)要求并列出真值表。
首先根據(jù)文字描述分析給定問題,弄清楚輸入變量和輸出變量是哪些,并規(guī)定它們的符號(hào)與邏輯取值(即規(guī)定它們何時(shí)取值0,何時(shí)取值1) 。然后通過分析輸出變量和輸入變量間的邏輯關(guān)系,列出滿足邏輯要求的真值表。
(2)求最簡(jiǎn)輸出邏輯表達(dá)式。
根據(jù)真值表用代數(shù)法或卡諾圖法求最簡(jiǎn)與或式,然后根據(jù)題中對(duì)門電路類型的要求,將最簡(jiǎn)與或式變換為與門類型對(duì)應(yīng)的最簡(jiǎn)邏輯表達(dá)式
(3)根據(jù)步驟(2)中的最簡(jiǎn)邏輯表達(dá)式畫出邏輯圖,用相關(guān)器件實(shí)現(xiàn)所得出的邏輯電路。
(4)在完成以上電路理論設(shè)計(jì)的基礎(chǔ)上,通過實(shí)驗(yàn)的方法,根據(jù)邏輯命題要求進(jìn)一步來驗(yàn)證其正確性。否則,要重新考慮設(shè)計(jì)。

四、實(shí)驗(yàn)設(shè)備與器件

1、TH-SZ型數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)箱;
2、74LS10 四2輸入與非門,74LS04 六輸入反相器,74LS20 三3輸入與非門,
74LS08 四2輸入與門;
3、導(dǎo)線/插接線若干。

五、實(shí)驗(yàn)內(nèi)容與步驟

1、設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí),多數(shù)人同意,則提案通過,但A具有否決權(quán)。要求用與非門來實(shí)現(xiàn)。
要求寫出設(shè)計(jì)步驟,畫出設(shè)計(jì)電路圖,并在實(shí)驗(yàn)箱驗(yàn)證其邏輯功能。

真值表(有一票否決)

圖 1卡諾圖和邏輯表達(dá)式

圖 2邏輯電路圖

圖 3實(shí)物圖

仿真圖

沒有一票否決的A、B、C三人表決電路

真值表(沒有一票否決)

圖 4卡諾圖和邏輯表達(dá)式(沒有一票否決)

圖 5實(shí)物圖(沒有一票否決)

圖 6邏輯電路圖(沒有一票否決)

圖 7 仿真圖(沒有一篇否決)

2、設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈狀態(tài)的邏輯電路。

要求寫出設(shè)計(jì)步驟,畫出設(shè)計(jì)電路圖,并在實(shí)驗(yàn)箱驗(yàn)證其邏輯功能。

六、實(shí)驗(yàn)報(bào)告要求

1、寫出實(shí)驗(yàn)內(nèi)容的設(shè)計(jì)過程,列真值表;畫卡諾圖;化簡(jiǎn)邏輯式;畫出邏輯電路圖。
2、整理實(shí)驗(yàn)測(cè)試數(shù)據(jù),分析實(shí)驗(yàn)結(jié)果。
3、通過本次設(shè)計(jì)性試驗(yàn),總結(jié)出組合邏輯電路設(shè)計(jì)的一般方法。

附錄:

74LS00 2輸入端四與非門

74LS04 6反相器

74LS08 2輸入端四與門

74LS10 3輸入端三與非門

74LS11 3輸入端三與門

74LS20 雙四輸入與非門 74LS86四2輸入異或門

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總結(jié)

以上是生活随笔為你收集整理的实验一 组合逻辑电路的设计与测试的全部?jī)?nèi)容,希望文章能夠幫你解決所遇到的問題。

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