上一篇文章講了功能仿真，圖如下：

從上圖看出，波形變化相對應。
接下來我們來進行一次時序仿真。
過程如下：
從上一個test項目中，給x一個隨機信號，如下圖：

產生的波形如下：

之前所做的只是功能仿真，就是驗證我們的設計在邏輯上有無問題，而沒有考慮時序、資源等問題，而實際上工作中的FPGA設計是一定要考慮這些問題的。在時序仿真之前需要對設計進行布局布線、適配及時序分析等操作。選擇Processing->Start Compilation或進行全編譯。由于之前是功能仿真，現在時序仿真需要對仿真設置進行修改。選擇Assignments->Settings或者單擊進行項目工程的設置。把Simulation Mode下拉列表框選擇timing，點擊仿真按鈕進行時序仿真。如下圖所示：

之前仿真波形都是對應的，現在確實這種情況，為什么兩種仿真結果差別很大呢？由于之前做的波形輸入信號和輸出信號幾乎都是同時變化的，它們之間沒有延時；而后面輸出信號y相對輸入信號x有一段時間的延時，這就是加入了器件延時等相關時序信息后的時序仿真波形。進行FPGA設計通常先進行功能仿真再進行時序仿真，這樣節省更多全編譯時間。

總結

以上是生活随笔為你收集整理的QuartusII-项目工程的时序仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。