相關參考：https://www.stepfpga.com/doc/lattice_diamond%E7%9A%84%E4%BD%BF%E7%94%A8

====1. 新建工程并導入verilog文件?====

1.雙擊運行Diamond軟件，首先新建工程：選擇File →New →Project →Next

2.工程命名：我們將新工程命名為LEDshining，工程目錄G:/LEDshining，然后點擊Next

3.添加相關設計文件或約束文件（如果已經有設計文件和約束文件，我們可以選擇添加進工程）：這里我們新建工程，沒有相關文件，不需添加，直接Next

4.器件選擇：按照Step FPGA開發板器件LCMXO2-4000HC-4MG132C配置，Next（器件型號必須確認正確，否則在管腳設置時會報錯）

5.選擇綜合工具：Synplify Pro（第三方）和Lattice LSE（原廠）都可以，我們就使用Lattice LSE，直接Next

6.工程信息確認：上面選擇的所有信息都在這里，確認沒有問題，直接Finish

7.工程已經建好，我們下面新建verilog設計文件,?再input?files文件夾點擊鼠標右鍵→Add?→New File

8.選擇Verilog Files（選擇自己使用的硬件描述語言），Name填寫LED_shining，然后點擊New，這樣我們就創建了一個新的設計文件LED_shining.v，然后我們就可以在設計文件中進行編程了

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9.程序源碼已經準備好，如下，將代碼復制到設計文件LED_shining.v中，并保存。

// -------------------------------------------------------------------- // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<< // -------------------------------------------------------------------- // Module: LED_shining // // Author: Step // // Description: LED_shining // // Web: www.stepfpga.com // // -------------------------------------------------------------------- // Code Revision History : // -------------------------------------------------------------------- // Version: |Mod. Date: |Changes Made: // V1.0 |2015/11/11 |Initial ver // -------------------------------------------------------------------- module LED_shining ( input clk_in, //輸入系統12MHz時鐘 input rst_n_in, //輸入復位信號 output led1, //輸出led1 output led2 //輸出led2，與led1取反 ); parameter CLK_DIV_PERIOD=12_000_000; //分頻常數定義 reg clk_div=0; //定義reg型變量，用作分頻后時鐘輸出 //wire led1,led2; //wire型變量定義，可以省略，verilog里默認是wire型 assign led1=clk_div; //持續賦值語句，將分頻后時鐘賦給led1，產生閃爍效果 assign led2=~clk_div; //取反賦值給led2，與led1形成交替閃爍 //偶數分頻電路 clk_div = clk_in/CLK_DIV_PERIOD, 占空比50%，CLK_DIV_PERIOD必須為偶數 reg[23:0] cnt=0; //分頻用的計數器，2**cnt-1>CLK_DIV_PERIOD,計數器最大值要大于分頻常數 always@(posedge clk_in or negedge rst_n_in) beginif(!rst_n_in) begincnt<=0;clk_div<=0;endelse beginif(cnt==(CLK_DIV_PERIOD-1)) cnt<=0;else cnt<=cnt+1'b1; if(cnt<(CLK_DIV_PERIOD>>1)) clk_div<=0;else clk_div<=1;end end endmodule

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==== 2.設計綜合====

2.1程序編寫完成，需要綜合，在軟件左側Process欄，選擇Process，雙擊Synthesis Design，對設計進行綜合，綜合完成后Synthesis Design顯示綠色對勾（如果顯示紅色叉號，說明代碼有問題，根據提示修改代碼），如圖

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2.2通過綜合工具，我們的代碼就被綜合成了電路，生成的具體電路，我們可以通過選擇Tools → Netlist Analyzer查看（僅限Lattice的綜合工具，第三方綜合工具無法查看），如圖

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2.3綜合生成電路后，分配管腳，選擇Tools → Spreadsheet View,按照下圖分配FPGA管腳，然后設置IO_TYPE為LVCMOS33，保存，界面如下

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2.4在軟件左側Process欄，選擇Process，直接雙擊Export Files，所有布局布線輸出依次完成，結束后，所有選項顯示綠色對勾。到這里完成了第一個程序流文件的生成。

總結

以上是生活随笔為你收集整理的Diamond3.5软件的使用--(2)新建工程并生成可烧录文件的全部內容，希望文章能夠幫你解決所遇到的問題。

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