Modelsim添加altera仿真庫

之前用quartus的時候使用altera-modelsim，每次升級Quartus，都要重新匹配一下altera-modelsim，切換到Xilinx時，又要切換到modelsim SE，很不爽；

有沒有一次配置好就可以仿真的呢？

medelsim 10.5。。。我來了；

首先為什么要在modelsim中加仿真庫呢？我的理解是這樣的，modelsim仿真功能強大，但是沒有跟具體的器件相結合所以不能夠進行時序仿真和后仿真。那么通過添加相應器件的仿真庫就可以做到這些了。

關于器件，可以是lattice的，可以是xilinx，也可以是altera的，添加的方法其實都是一樣的。我這里使用的是altera的仿真庫。quartus軟件中自帶有altera的仿真庫，我們只要把它拿到modelsim中去編譯一下就可以啦；

1.首先，把modelsim.ini只讀屬性勾掉，保證其可寫。

這一步需要先做，不然下一步新建庫文件時將提醒“Cannot access for writing file “modelsim.ini”.

2.打開modelsim，切換到modelsim的安裝目錄；

更改目錄File->Change directory到根目錄下（注意這里不需要自己新建文件夾的，后面建了新的庫會自動有一個新的文件夾把庫中文件放進去的，不要多事）

3.然后，File-new-library，建立altera_lib，其實和之前xilinx差不錯，這里；

我使用的是modelsim的10.5版本，步驟是這樣的：design->create a new library,打開之后在Library Name中寫上altera_ib，點擊ok就可以了，其他不用動

然后，你就在安裝目錄下可以看到（其實這些都可以用腳本來做的，類似于linux的命令一樣）

在modelsim的環境下對altera庫文件進行編譯，步驟是design–>compile,打開對話框，library中選擇你剛才建的庫名altera_lib，在查找范圍內選擇altera庫文件的所在地，我這里是C:\intelFPGA\17.1\quartus\eda\sim_lib，如果你是用vhdl編寫代碼的則選擇.vhdl,verilog編寫代碼的話就選.verilog(我選擇的是.verilog);

首先把目錄下的單獨的v文件全部編譯(具體是些什么模塊庫我沒有仔細看，估計是一些通用的庫),然后選擇你想要編譯的器件庫(我只用到cyclone系列的芯片)全選后編譯即可.編譯完你所想要編譯的庫文件后按done結束編譯并退出modelsim

編譯中：在modelsim中的過程，截圖沒有截全

編譯完后，那個界面有個done，點擊就可以退出了，上面兩個圖中的那個done，然后我們可以在altera_lib這個文件夾中看看是不是有生成的文件了。

Ok，編譯就結束了，然后，修改modelsim.ini配置文件;

在[Library]下可以看到altera_lib=altera_lib這一句，,那就修改下路徑就好，

把這一句改為altera_lib = $MODEL_TECH/…/altera_lib，就ok了

5, 然后保存，勾上只讀屬性，重啟modelsim，會看到：

此時你再打開modelsim就能在Library欄看到你添加的庫啦;

這樣就ok了，當然我還測試了一下，就是沒有修改modelsim.ini文件的時候altera_lib = altera_lib而不是altera_lib = $MODEL_TECH/…/altera_lib，那里是Unavailable;

接下來就可以愉快的玩耍了、

總結

以上是生活随笔為你收集整理的Modelsim添加altera仿真库的全部內容，希望文章能夠幫你解決所遇到的問題。

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