1.ASIC(Application Specific Integrated Circuit, 專用集成電路)

ASIC是為了滿足顧客特定需求而設(shè)計制造、面向特定用途的集成電路的總稱。面向給特定用途的集成電路分為全定制IC和半定制IC。通常所說的ASIC主要指門陣列、嵌入式陣列、標(biāo)準(zhǔn)單元ASIC、結(jié)構(gòu)化ASIC等。

2.ASSP(Application Specific Standard Product, 專用標(biāo)準(zhǔn)產(chǎn)品)

相對于ASIC這種為特定顧客定制的LSI，ASSP是面向某一特定領(lǐng)域或應(yīng)用的通用LSI。因為不是針對某一顧客而特別定制的芯片，所以作為通用器件（標(biāo)準(zhǔn)器件）具有可提供給不同客戶的優(yōu)勢。

3.CPLD(Complex PLD, 復(fù)雜可編程邏輯器件)

CPLD是指將多個小規(guī)模SPLD作為基本邏輯塊，再通過開關(guān)連接而成的中規(guī)模（大規(guī)模）PLD，因為單純擴(kuò)大AND-OR陣列規(guī)模會導(dǎo)致資源浪費。CPLD邏輯部分的延遲時間和開關(guān)部分的延遲時間比較固定，因此設(shè)計較為容易。

4.DLL(Delay-Locked Loop, 延遲鎖定環(huán))

DLL的基本功能和PLL的相同：可以實現(xiàn)零傳輸延遲；可以為分散在芯片上的時鐘輸出提供低便宜的時鐘信號；可以實現(xiàn)高度的時鐘域控制等。DLL和基于鎖相環(huán)的PLL也有區(qū)別：DLL將輸入的時鐘加上一定延遲后輸出，并通過控制延遲時間將延遲時鐘和下一時鐘邊緣的相位合成，從而得到無偏移的時鐘信號。

5.DSP(Digital Signal Processor, 數(shù)字信號處理器)

DSP是為進(jìn)行數(shù)字信號處理而優(yōu)化過的處理器，可以連續(xù)進(jìn)行高速乘積累加運算。FPGA上搭載了很多被稱為DSP塊的硬宏單元，不過這些單元并非數(shù)字信號處理器，而是由高速乘法器電路組成的。

6.EDA(Electronic Design Automation, 電子設(shè)計自動化)

EDA是用于實現(xiàn)LSI或電子設(shè)備等電子領(lǐng)域設(shè)計自動化的軟件、硬件和方法的總稱。邏輯設(shè)計和電路設(shè)計用的仿真CAE(Computer Aided Engineering, 計算機(jī)輔助工程)，版圖設(shè)計和掩膜設(shè)計用的CAD(Computeer Aided Design, 計算機(jī)輔助設(shè)計)等都叫作EDA，而實際的設(shè)計產(chǎn)品叫作EDA工具。

7.EEPROM(Electrically Erasable and Programmable ROM, 電可擦可編程只讀存儲器)

EEPROM是一種斷電后數(shù)據(jù)不會丟失的非易失性存儲器。不同于使用紫外線進(jìn)行擦出的EEPROM，EEPROM是用戶可以通過電子的方式進(jìn)行擦除和重寫的一種ROM。

8.EPROM(Reasable and Programmable ROM, 可擦除可編程只讀存儲器)

EPROM是一種斷電后數(shù)據(jù)不會丟失的非易失性存儲器。并且用戶可以對此ROM進(jìn)行寫入操作。不同于只能寫入一次的ROM和PROM，EPROM可以通過紫外線照射來擦除數(shù)據(jù)。EPROM必須清除全部數(shù)據(jù)后才能再次寫入，不像RAM那樣可以對指定部分進(jìn)行擦除和重寫。

9.FPGA(Field Programmable Gate Array, 現(xiàn)場可編程門陣列)

FPGA是一種由內(nèi)部邏輯塊和布線兩部分構(gòu)成的PLD。雖然邏輯塊可以任意組合連接，具有很高的設(shè)計自由度，但實際布局布線狀況會導(dǎo)致延遲時間不定。由于次構(gòu)造和單純地由門電路和布線組成的門陣列類似，并且用戶可以隨時對其重新配置，因此被稱為FPGA。

10.HDL(Hardware Description Language, 硬件描述語言)

硬件描述語言是描述硬件行為和連接的編程語言。最早的數(shù)字電路設(shè)計通過組合AND、OR、NOT、FF等邏輯電路的符號來繪制電路圖完成設(shè)計，這些年基于硬件描述語言的設(shè)計方法稱為主流。硬件描述語言中，Verilog HDL和VHDL作為行業(yè)標(biāo)準(zhǔn)應(yīng)用得最為廣泛。

11.IP(Intellectual Property, 設(shè)計資產(chǎn))

IP本來的意思是知識產(chǎn)權(quán)，而在半導(dǎo)體領(lǐng)域，CPU核、大規(guī)模宏單元等功能模塊被稱為IP。使用經(jīng)過驗證的成品功能模塊(IP)，比重新設(shè)計電路更高效且可以縮短開發(fā)周期。為了和固件、中間件等軟件IP區(qū)別開來，電路IP也被稱為“硬IP”或“IP核”。

12.LUT(Look-up Table, 查找表)

通過將函數(shù)的真值表存放在少量內(nèi)存單元中來實現(xiàn)組合邏輯電路功能的模塊稱為LUT。 直接用電路的方式實現(xiàn)復(fù)雜函數(shù)，產(chǎn)生的電路可能會存在面積過大或速度過低等問題，而基于LUT的實現(xiàn)方式則有可能解決這些問題。

13.LVDS(Low Voltage Diffierential Signaling, 低電壓差分信號)

LVDS是一種使用差分方式傳輸?shù)碗妷骸⑿≌穹盘柕慕涌诩夹g(shù)。該數(shù)字傳輸標(biāo)準(zhǔn)可以達(dá)到數(shù)百Mbit/s的信號傳輸速度。

14.PLD(Programmable Logic Device, 可編程邏輯器件)

PLD是用戶可將設(shè)計電路寫入芯片的可編程邏輯器件的總稱。代表性的PLD由SPLD、CPLD和FPGA等。

15.PLL(Phase-Locked Loop, 鎖相環(huán))

PLL是一種用來同步輸入信號和輸出信號頻率和相位的相位同步電路，也可用來實現(xiàn)時鐘信號的倍頻（產(chǎn)生輸出時鐘整數(shù)倍的時鐘）。在FPGA上，PLL用來實現(xiàn)對主時鐘的倍頻和分頻，并且PLL的輸出時鐘之間保持同步。與基于延遲的DLL原理不同，PLL采用VCO(壓控振蕩器)來產(chǎn)生和輸入時鐘相似的時鐘信號。

16.RTL(Register Transfer Level, 寄存器傳輸級)

RTL用來表示使用HDL進(jìn)行電路設(shè)計時的設(shè)計抽象度，是一種比晶體管和邏輯門級別的設(shè)計抽象度更高的寄存器傳輸級的設(shè)計方式。RTL設(shè)計將電路行為描述為寄存器間的數(shù)據(jù)傳輸及其邏輯運算組合。

17.SERDES(Serializer-Deserializer, 串行器-解串器)

SERDES通過用串行、并行相互轉(zhuǎn)換模塊，來實現(xiàn)使用高速串行接口連接并行接口的功能。最近的高速通信接口以串行為主流，因此不需要考慮并行通信中布線長度不一致所導(dǎo)致的傳輸位間的時間偏移問題。

18.SoC(System on a Chip, 片上系統(tǒng))

從前的LSI按照功能分為處理邏輯、內(nèi)存、接口等產(chǎn)品，而今后的趨勢是將各種豐富的功能系統(tǒng)性地集成到一篇LSI上，這種LSI被稱為SoC或系統(tǒng)LSI。

19.SPLD(Simple PLD, 簡單可編程邏輯器件)

SPLD是由標(biāo)準(zhǔn)積之和形式的AND-OR陣列（積項）構(gòu)成的小規(guī)模PLD。也有一些附加嵌入各種宏單元或寄存器的產(chǎn)品。

20.SRAM(Static Random Access Memory, 靜態(tài)隨機(jī)存儲器)

SRAM是一種可以自由進(jìn)行讀寫操作的半導(dǎo)體隨機(jī)存儲器（RAM），并且屬于斷電后數(shù)據(jù)會丟失的易失性存儲器。由于不想DRAM那樣需要周期性地刷新操作（操持?jǐn)?shù)據(jù)），因此被稱為靜態(tài)存儲器。

21.反熔絲（anti-fuse）

反熔絲在通常狀態(tài)下絕緣，加以高電壓時絕緣層會打開通孔熔通成連接狀態(tài)。由于它和合金熔絲的特性相反，因此被稱為反熔絲。反熔絲形成的內(nèi)部連接阻抗低，可用來實現(xiàn)高速電路。雖然反熔絲具有非易失性，但是編程寫入的操作只能進(jìn)行一次。

22.嵌入式陣列（embedded array）

嵌入式陣列的開發(fā)流程是在用戶決定好所需的硬宏單元時就先行投放晶圓進(jìn)行生產(chǎn)，硬宏單元之外的用戶邏輯部分先部署門陣列。用戶完成邏輯設(shè)計后，只要在金屬層工序?qū)嵤┯脩暨壿嫷牟季€即可完成生產(chǎn)。這樣，就可以同時具有標(biāo)準(zhǔn)單元ASIC中硬宏單元的高性能，以及堪比門陣列的短開發(fā)周期這兩方面的優(yōu)勢。

23.時鐘樹（clock tree）

大規(guī)模LSI中的布線延遲會導(dǎo)致各個信號到達(dá)時間不一致。特別是同步電路設(shè)計中電路的動作由時鐘控制，這種信號傳播上的時間差會帶來不好的影響。因此需要時鐘樹這種時鐘專屬的布線和驅(qū)動電路來改善信號的偏差和傳播速度。

24.門陣列（Gate Array, GA）

門陣列是一種除布線之外所有掩膜工序都提前完成，用戶只需要進(jìn)行片上門電路之間的金屬布線工程就能完成生產(chǎn)的芯片開發(fā)方式。門陣列分為門電路區(qū)域和布線區(qū)域固定的通道型，以及門電路遍布整個芯片的門海型。

25.高層次綜合（High Level Stnthesis, HLS）

高層次綜合指直接使用C語言或者基于C的語言描述算法功能，再由工具自動將其綜合為含有寄存器、時鐘同步等硬件概念的RTL描述的過程。

26.結(jié)構(gòu)化ASIC(structured ASIC)

結(jié)構(gòu)化ASIC是指為了縮短開發(fā)周期，在門陣列基礎(chǔ)上加以SRAM、時鐘PLL、輸入/輸出接口等通用功能模塊，將需要定制開發(fā)的部分降低到最小限制的芯片開發(fā)方式。例如制造方預(yù)先在專用布線層設(shè)計好時鐘電路等方法，可以有效減輕用戶的設(shè)計成本。

27.標(biāo)準(zhǔn)單元ASIC(cell-baesd ASIC)

在基于標(biāo)準(zhǔn)單元庫基礎(chǔ)上，提供更大規(guī)模電路模塊（巨型單元、宏單元等）的IC開發(fā)方式。在使用標(biāo)準(zhǔn)單元實現(xiàn)的隨機(jī)邏輯之上，提供ROM、RAM、微處理器等巨型單元。系統(tǒng)LSI是在標(biāo)準(zhǔn)單元ASIC的基礎(chǔ)上多功能化和大規(guī)模化而來的產(chǎn)物。

28.軟核處理器(soft-core processor)

軟核處理器是可以通過邏輯綜合來實現(xiàn)的微處理器核，在FPGA領(lǐng)域得到了廣泛的應(yīng)用。軟核具有很多優(yōu)勢，例如可以在不同F(xiàn)PGA系列中使用，可以根據(jù)需要定制搭載必要數(shù)量的周邊電路和I/O，還可以根據(jù)需要自由裝載多個處理器（多核化）等。

29.動態(tài)部分重配置(dynamic partial reconfiguration)

部分重配置是指在可重構(gòu)設(shè)備上實現(xiàn)的電路中，只對其中一部分進(jìn)行重新配置。動態(tài)部分重構(gòu)配置則是指在其他部分正常工作的情況下，動態(tài)地對某一部分進(jìn)行重新配置。使用動態(tài)部分重配置功能可以卸載無須同時工作的電路，從而得到面積和功耗上的改進(jìn)。

30.動態(tài)可重構(gòu)處理器（Dynamically Reconfigurable Processor, DRP）

動態(tài)可重構(gòu)處理器是可重構(gòu)系統(tǒng)的一種，商品化的產(chǎn)品通常是將粗粒度的PE(Processing Element, 處理單元)和分散的內(nèi)存模塊按二維陣列型放置，各個PE的指令和PE之間的連接可以動態(tài)地（在工作時）改變。

31.硬宏單元（hard macro）

硬宏單元是指FPGA內(nèi)部嵌入的固定的硬件電路模塊。雖然可以使用FPGA的基本門來實現(xiàn)乘法器這類電路，但消耗的資源非常多，開銷會增大。而如果使用硬宏單元，就不會對應(yīng)用的性能有過多的影響。

32.閃存（flash memory）

一般的EEPROM可以對指定地址的內(nèi)存進(jìn)行擦除，而閃存是一種通過簡化結(jié)構(gòu)提高了速度和集成度，但只能批量擦除的EEPROM。FPGA中閃存的使用方式有兩種，一種是將閃存單元用作邏輯和布線記憶單元的直接型，另一種是用閃存對SRAM型FPGA進(jìn)行配置的間接型。

33.制造工藝（process technology）

雖然半導(dǎo)體制程的開發(fā)有兩大分支——工藝和材料，但回顧基于硅材料的晶體管發(fā)展歷史，微型工藝的進(jìn)步是半導(dǎo)體產(chǎn)業(yè)成長的主要基礎(chǔ)。LSI主要構(gòu)成器件是MOS型場效應(yīng)管（MOSFET），只要可以制造更微小的MOSFET，就能 同時實現(xiàn)降低功耗、加快反應(yīng)速度和增加單位面積晶體管數(shù)量等目標(biāo)。

34.乘積項（product term）

所有邏輯表達(dá)式都可以變換為與項（AND）的邏輯或（OR），也就是積之和的形式。有AND陣列和OR陣列組成的AND-OR構(gòu)造稱為乘積項形式。乘積項是SPLD和CPLD中代表性的基本結(jié)構(gòu)。

35.可重構(gòu)系統(tǒng)（reconfigurable system）

可重構(gòu)系統(tǒng)是靈活運用細(xì)粒度（FPGA）或粗粒度（PE陣列）的可重構(gòu)器件，根據(jù)應(yīng)用特征改變包括數(shù)據(jù)通路在內(nèi)的硬件結(jié)構(gòu)的系統(tǒng)總成。這種方式比開發(fā)專用硬件更具彈性，又可以針對各種問題的算法優(yōu)化結(jié)構(gòu)實現(xiàn)高性能運算。

36.可重構(gòu)邏輯（reconfigurable logic）

可重構(gòu)邏輯是可以在PLD中通過重新寫入配置來改變電路結(jié)構(gòu)的LSI總稱。FPGA和CPLD都屬于這一類，它們都使用SRAM單元、EEPROM單元或閃存單元作為存儲器件。在工作中可以改變電路結(jié)構(gòu)的器件被稱為動態(tài)可重構(gòu)邏輯。

37.粒度（granularity）

這里的粒度指電路規(guī)模。通常“粒度”一詞用來描述粉狀物體顆粒的大小程度，比如顆粒的粗糙程度、細(xì)膩程度。目前主流FPGA中基本邏輯塊的粒度位于門陣列（晶體管級別）和CPLD（乘積項）之間，但通常也被稱為細(xì)粒度。而粗粒度通常指具有4~32位PE陣列的動態(tài)可重構(gòu)處理器。

38.邏輯綜合（logic synthesis）

邏輯綜合是指從Verilog HDL或VHDL等硬件描述語言編寫的RTL電路轉(zhuǎn)換為AND、OR、NOT等門級網(wǎng)表（門間連線信息）的過程。

39.邏輯塊（logic block）

邏輯塊是指用來實現(xiàn)邏輯的電路塊。CPLD中的邏輯塊是乘積項結(jié)構(gòu)的宏單元。FPGA中的邏輯塊雖然叫法因廠商而異，但大致都是由LUT和觸發(fā)器組成的基本單元，再加上一些提高性能的附加電路構(gòu)成的。

總結(jié)

以上是生活随笔為你收集整理的FPGA专业术语的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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