Verilog二选一数据选择器
生活随笔
收集整理的這篇文章主要介紹了
Verilog二选一数据选择器
小編覺得挺不錯的,現在分享給大家,幫大家做個參考.
//二選一數據選擇器module mux2_1(a0,a1,s,f)
input a0,a1,s;
output f;//默認是wire（線）變量
assign f=(s)?a1:a0;//assign 專門給線類型變量賦值
endmodulemodule mux2_1(a,s,f)
input s;
input [1:0]a；
output f;
reg f;//reg(寄存器型)
always()//while(1)
beginif(s)begin f=a[1]；endelse(!s)begin f=a[0]; end
end
endmodule//結束module mux2_1(a0,a1,s,f)//模塊聲明
input a0,a1,s;//管腳聲明
output f;
reg temp;//變量定義
always()//功能實現
beginif(s)begin temp=a1；endelse(!s)begin temp=a0; end
end
assign f=temp;
endmodule//結束//四選一數據選擇器
總結
以上是生活随笔為你收集整理的Verilog二选一数据选择器的全部內容，希望文章能夠幫你解決所遇到的問題。
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