目錄

1、module 文件名(端口)

2、聲明關(guān)鍵字

3、always@語句

代碼

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1、module 文件名(端口)

?注：這里最好養(yǎng)成習(xí)慣，只在文件名后面的括號(hào)中聲明引腳變量，輸入輸出、關(guān)鍵字類型等等都放到后面定義。

//verilog基礎(chǔ)語法(always)
module my_and(key1, led1);
//注：一旦在module后面的括號(hào)中指定了input/output，后面就不能再增加類型了，
//所以最好不要在括號(hào)內(nèi)定義input/output類型

2、聲明關(guān)鍵字

這里分別定義輸入線key1、和輸出寄存器led1。

input wire key1;		//key1：設(shè)置輸入、wire型（輸入不能用wire型）
output reg led1;		//led1：設(shè)置輸出，reg型（always語句中需要reg類型變量）

3、always@語句

注意：只有reg型變量能在always@語句中被賦值（不能再用前面的assign直接賦值）。?

always@(key1)			//變量變化一次就執(zhí)行一次（key1變化）begin led1 = key1;	//按鍵按下執(zhí)行//注：這里led1是reg型，reg型不能再用assign連線直接賦值end

代碼

//verilog基礎(chǔ)語法(always)
module my_and(key1, led1);
//注：一旦在文件名后面的括號(hào)中指定了input/output，后面就不能再增加類型了，
//所以最好不要在括號(hào)內(nèi)定義input/output類型input wire key1;		//key1：設(shè)置輸入、wire型（輸入不能用wire型）
output reg led1;		//led1：設(shè)置輸出，reg型（always語句中需要reg類型變量）always@(key1)			//變量變化一次就執(zhí)行一次（key1變化）begin led1 = key1;	//按鍵按下執(zhí)行//注：這里led1是reg型，reg型不能再用assign連線直接賦值endendmodule

執(zhí)行效果：按鍵按下，燈亮。

總結(jié)

以上是生活随笔為你收集整理的FPGA（2）基础语法 -- 按键控制led（alway@语句）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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