ATPG Practice ATPG Practice II
文章目錄
- General ATPG Flow
- ATPG DRC
- example clock to data
- ATPG setting
- delay test的兩種方法
- single capture
- double capture
- Coverage Analysis
- Fault class
- coverage how to caculate
- report faults
- Coverage Analysis
本博文是博主記錄DFT實訓教程的筆記版本,此筆記并沒有對所有的知識進行記錄,僅僅以自身的認知水平,來記錄了一些部分筆記并加上了自己的理解.
General ATPG Flow
ATPG DRC
-
scan chain tracing
第一步ATPG就是要去判斷scan chain 的tracing,判斷這個chain在shift過程中是否通暢。
如果發現不通,會報告S級別的violation。
只有chain能夠正常工作了,后續的工作才有意義。這里的scanchain tracing主要是指的是shift里面能否正常的work。 -
Clock rule checking
1、capture clock
2、clock to D
在scan chain 通順了之后,ATPG就需要去考量converage能否達標。
除了shift階段需要打通以外,要注意capture階段也需要正確的抓到值。所以,這里的clock rule check指的是capture階段,cell能不能正確的值鎖存下來。另外check clock對converage的影響,其中具有代表性的是clock to D的Design rule。比如C1,C2等 -
Data rule checking
另外還有Data的check,當shift完成了之后,相當于PPI此時已經賦值好了,接下來再capture的過程,這個時候,我們有一個scan enable拉低,稍后拉高的一段過程,在這樣的過程的切換里面,有可能破環掉scan chain里面存儲的值。data rule check指的是在shiftin完成之后,以及shiftout開始之前,這些cell能不能保持值,是否可能會被破壞掉,比如D1 D2等violation。
不同等級的violation,error級別的必須要fix,產生出來的parttern是不work的。warning級別的可能會導致converage降低。
-
Bus contention
某一個點能夠被多個driver來驅動,有多個驅動源??赡墚a生短路情況。 -
compress/power aware rules
ATPG在產生parttern時候大概會有以上幾個check
example clock to data
如下圖所示,如果是下面這種設計,clk不僅僅連接到了clk而且連接到了data端口,這種電路結構也稱之為clock as data,此時在D端口的PPO就是不確定的,可能為0,可能為1。ATPG就會把設置為X,從而前面的組合邏輯的fault就無法測試到。但如果D端口的值不受CLK的變化影響,還是能測到部分fault的。
ATPG setting
- Fault model
- Fault list
- Specify capture procedure for delay testing
- ATPG constraints
- ATPG limitation(pattern/converage/abort)
1、Fault model需要給工具指定根據怎樣的fault model來產生parttern
2、Fault list 在某些場景下,我只想看看一個點上的fault,或者我只想看看這個micro的fault converage, 或者說我不想ATPG cover ram\anologo方面的。所以我使用no add fault,告訴工具ATPG不要把這些計算到converage里面。
3、Specify catpture procedure for delay testing
DC指的是SAF測試,AC指的是AT Speed測試
4、ATPG constraints 由于我們的IO上面有一些test相關的IO,比方說這個design要保持在test模式下面等一些port,(TE),如果你沒有告訴工具這個port始終為1的話,工具可能會對其賦值0導致錯誤。
5、ATPG limitation(pattern/converage/abort)
比如能否先約束工具,只產生100條pattern,然后給我,然后你繼續產生。
針對converage,產生95%就可以啦
abort,在推斷某一條pattern的過程中,可以告訴工具,比如嘗試推斷pattern 20次就不推斷了。
delay test的兩種方法
single capture
該方法利用最后一個shift來產生transition從而測量delay test
也就是說利用最后一個shift來產生transition。
好處是利用shift就能產生transiton,實現賦值。賦值上非常容易。而對于double capture來說,如果要實現transition的話,需要PPO前面的logic的推導,難度更大。
但是single capture卻很少使用,因為要實現在最后一個shift后,希望se立即拉低打出clk,非常困難。換句話說,se很難在一個高頻的clk時間范圍內拉低。
我們知道一個芯片只有一個scan enable,這個scan enable要傳到所有的scan FF上面去,fanout非常大,所以scan enable需要的時間來穩定。但是single capture由于可以很好的推出transition的值,所以converage會更高。而double capture由于前面logic的限制可能推不出transition的值。
double capture
Coverage Analysis
Fault class
工具會對Fault進行分類,以及report出來的細節可以幫助我們更好地分析converage低的原因
1、UT(UU/TI/BL/RE) 2、TE(DT/PD/AU/UD)1、是指UT:untestable 由于電路的設計結構無法推出parttern
UU: unused 沒有用的一類design,比如一些點處于float狀態。
TI: Tie cell、Tie 0、Tie 1 ,在做physical的時候,會把這些1’b1、1‘b0轉換為tie 1 cell或者tie 0 cell,因此對于這種cell,你只能檢測他是否被sta到了相反值,比如tie1 cell你不能檢測他是否被tie1了。
BL:代表block,意思是被block住了,比如一個與門,一端為0,另一端就沒辦法檢測。
RE:redundant冗余邏輯,代表我們有某些原因,design里面有一部分冗余的邏輯,這些path永遠不會有數據的傳遞,所以也不會去考慮。
2、是指TE:testable
DT:確定能cover的這些fault
PT:potential testable也就是潛在的可能被detect的fault
AU:ATPG untestable就是ATPG里面沒有辦法推出pattern,但是無法證明這個fault不能untestable。(可能由ATPG constrant導致)
UD:undetect 待具體查詢手冊
coverage how to caculate
coverage分為了兩大類:
Fault coverage and test coverage
F.C=(DT+PD因子)/full
T.C=(DT+PD因子)/testable
注意的是第二個公式相當于Full減掉哪些untest的點。
report faults
根據報告來提高coverage
Coverage Analysis
根據項目經驗來看,大概有以下幾類原因導致了coverage過低:
1、full scan or not
確定所有的scanFF都要串接到chain上
2、ATPG constranints
AU的fault是否較多
3、ATPG limitation
combination logic非常深,影響ATPG的效果,
4、Special design
1、test point
增加test point就是增加control point 和obseve point,也就是增加和PPI和PPO
ATPG pattern validation
- chain pattern simulation
- scan pattern simulation
- serial simulation VS parallel simulation
- back annotation with SDF
在parallel simulation中,通過一個pulse clk的動作就能把值并行鎖存到scancell中,完成shift這個過程,然后再進行capture動作,此時也不需要進行shift out,直接在scan cell內部中觀察PPO的值。
帶SDF是非常耗時的
腳本實驗部分由于采取的mentor ,現在還用不上截止93分 ATPG practice II
總結
以上是生活随笔為你收集整理的ATPG Practice ATPG Practice II的全部內容,希望文章能夠幫你解決所遇到的問題。
- 上一篇: DFT - Introduction t
- 下一篇: Scan Chain的原理与实现(实践)