文章目錄

• Physical Defects
• Fault model
• Delay Fault Model
• • Transition Delay Faults
  • Path Delay Fault
• IDDQ Faults
• Fault collapsing
• General ATPG Flow
• D算法137

本博文是博主記錄DFT實(shí)訓(xùn)教程的筆記版本，此筆記并沒有對所有的知識進(jìn)行記錄，僅僅以自身的認(rèn)知水平，來記錄了一些部分筆記并加上了自己的理解。

Physical Defects

short and open
transistor short and transistor open
DRC escape
具有多樣性和復(fù)雜性的特點(diǎn)

Fault model

Fault model 建立數(shù)學(xué)模型 - abstraction of defect behaviour

Fault models represent diversity of VLSI defects
they should accurately reflect the behavior of defectsthey should be tractable
能夠精確反應(yīng)fault模型，并且能求解，易求解的才會被用于實(shí)際。

uses of fault models:
test generation
fault simulation
quality prediction
fault diagnosis

stuck at fault model 是最經(jīng)典的fault model

Delay Fault Model

delay fault model：gate delay fault -input or output of a gate has a slow 0 to 1 or 1 to 0 transition. delay fault 又分為了下面兩種：

1、gross gate delay -greater than system clock period(Transition Delay Faults)
因為某一個點(diǎn)的gross delay導(dǎo)致了整個芯片在這個頻率上就不能正常工作了。
2、small gate delay()
每一個gate的input/output點(diǎn)都delay了一點(diǎn)點(diǎn)，導(dǎo)致了整條path在一個cycle不能完成傳遞。

Transition Delay Faults

下面再次提醒一下，整個電路現(xiàn)在相當(dāng)于一個組合邏輯，因為實(shí)現(xiàn)了scan之后，現(xiàn)在的電路的每一個點(diǎn)都是可控制的。

Path Delay Fault

這種fault model是累加一條path上面每一個點(diǎn)的delay，因此自然這種delay包含了前面這種transition delay fault。
一個好的fault model除了要準(zhǔn)確反應(yīng)電路模型以外，還需要好求解。

思考：既然Path delay Fault model已經(jīng)包括了Transition Delay Fault，那么為什么不用Path delay Fault model呢
問題集十分龐大，包含了PI-PPO，PPI-PPO，PI-PO，PPI-PPO這幾種情況，里面的path非常多，遠(yuǎn)遠(yuǎn)大于了scan cell的點(diǎn)的數(shù)量，因此問題集非常龐大。而且更嚴(yán)重的問題是，我可能花了非常多的時間，然后得到一個converage很低的fault。需要注意不是每一個fault都能推出parttern，有時候是無法推出parttern的。
所以一個好的fault model要關(guān)注兩個點(diǎn)：1、有可能問題集非常龐大 2、難度很高，converage很低。

在實(shí)際中，常用的是Transition Delay Fault model, 但有的時候會用Path delay Fault model來輔助。根據(jù)STA的結(jié)果，選出一些最糟糕的path出來，然后來生成Path Delay Fault。

IDDQ Faults

power的consumption通常有兩部分：1、static 2、dynamic
晶體管是static的狀態(tài)時候，無操作時候，靜態(tài)漏電比較小。如果處于靜態(tài)的時候，晶體管的電流還比較大，我就可以判斷漏電流是有問題的。在90nm之前，晶體管漏電流比較小，但如今芯片本身漏電就大，所以不那么適用的。

https://www.baidu.com/link?url=fyWLU6KgY5eDNxBub9VWsnYioYq9_cikBLQOB1iM0LVyFfGfXkrBitYCVoMWd2oQNgZdRWeiNkON-N8Zt8k3Vnd0tGm7iTpkt4o6fByisKRdzVVXHoFh2E1Fxdg0xkBT&wd=&eqid=a1e2d10e00001cae000000045fc5fa1d

90nm以前的工藝IDDQ測試還比較好，但現(xiàn)在先進(jìn)的工藝已經(jīng)不用IDDQ了。

Fault collapsing

如上圖所示，將會被collapse為3條。
Fault collapsing就是減少fault list的一種方法。
通過fault collapsing reduces the set of fault by about 50%
工具進(jìn)行Fault collapsing的原理如下

上圖中第一句話的意思就是對一條wire而言，連接gate的輸出口的點(diǎn)與連接下一個gate輸入口的點(diǎn)，這兩個點(diǎn)的fault是一樣的。注意如果是有多個fanout，這種是不等價的。
第二句話的意思是，一個gate由control值c決定，比如說一個與門，control值是0，也就是說只要一端是0了，整個輸出就為0了，所以我們就說0是這個gate的control value，自然或門就是1。所以，首先我們確定下來了control值是什么，另外這個gate有沒有inversion，如果有inversion，比如說與非門，那么i=1,這樣我們就把c和i的值定義下來了，接下來就是關(guān)鍵，any s-a-c input fault is equivalent to output s-s-(c異或i) 比如說一個與門，SAF input A=0與輸出端口SAF為0是等價的，SAF input B=0與輸出端口為SAF0是等價的，因此，我們也可以看到總共有三個0分為了一個class。

如下圖所示，我們經(jīng)常說的與期望值對比，就是做異或，如果不一致，那么就輸出1。下面是SAF推pattern的數(shù)學(xué)表達(dá)。

General ATPG Flow

D算法137

總結(jié)

以上是生活随笔為你收集整理的DFT实训教程笔记4（bibili版本）- ATPG的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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