文章目錄

• 引言
• 1 基礎(chǔ)
• 2 task與function
• • 2.1 task
• 3、拼接與移位操作
• 4、文件的讀寫操作
• 系統(tǒng)時間函數(shù) $time與 $realtime

引言

重新拾起Verilog吧，從各種渠道，補充自己不知道的知識，加深對Verilog的認識。本文將在不斷學(xué)習(xí)過程中，加深對Verilog的認識，并在使用過程中，不斷加深對語法的理解程度和靈活應(yīng)用

參考資料： 志芯科技bilibili視頻
參考資料：verilog夏宇聞

1 基礎(chǔ)

文件名最好和模塊的頂層名字一致。
模塊聲明的時候輸入必須是wire變量，輸出可以是wire變量，也可以是reg變量
而測試模塊，處于真正的頂層，所以沒有輸入輸出接口，因此只需要寫module 模塊名字 ；

case對應(yīng)的是譯碼器，可以產(chǎn)生比if else 更快的效果。

2 task與function

學(xué)會task和function可以簡化程序的結(jié)構(gòu)，是編寫大型模塊的基本功底
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2.1 task

task <task name>;<port and data type declare>;<statement 1>;<statement 2>;<statement 3>;...endtask

調(diào)用task

<任務(wù)名>（端口1，端口2。。。端口n） （1）在第一行task語句中不能列出端口名稱； （2）任務(wù)的輸入、輸出端口和雙向端口數(shù)量不受限制，甚至可以沒有輸入、輸出以及 雙向端口。 （3）在任務(wù)定義的描述語句中，可以使用出現(xiàn)不可綜合操作符合語句（使用最為頻繁 的就是延遲控制語句） ，但這樣會造成該任務(wù)不可綜合。 （4）在任務(wù)中可以調(diào)用其他的任務(wù)或函數(shù)，也可以調(diào)用自身。 （5）在任務(wù)定義結(jié)構(gòu)內(nèi)不能出現(xiàn)initial和 always過程塊。 （6）在任務(wù)定義中可以出現(xiàn)“disable 中止語句” ，將中斷正在執(zhí)行的任務(wù)，但其是不 可綜合的。當任務(wù)被中斷后，程序流程將返回到調(diào)用任務(wù)的地方繼續(xù)向下執(zhí)行。 任務(wù)的調(diào)用： 任務(wù)中不能出現(xiàn)initial 語句和always 語句語句， 但任務(wù)調(diào)用語句可以在initial語句和 always 語句中使用。 任務(wù)調(diào)用語句中，參數(shù)列表的順序必須與任務(wù)定義中的端口聲明順序相同。 任務(wù)調(diào)用語句是過程性語句，所以任務(wù)調(diào)用中接收返回數(shù)據(jù)的變量必須是寄存器類型。

在寫testbench時，用task來產(chǎn)生數(shù)據(jù)非常方便

task send_data(len); //任務(wù)的聲明integer len,i;//變量聲明beginfor(i=9;i<len;i=i+1)begin@(posedge sclk); //每次在時鐘的上升沿發(fā)生變化i_addr<=i[7:0];i_data<=i[7:0];end endtask module test ( input clk, output reg [4:0] c ); reg [3:0]q=2; reg [3:0]p=3; task data_add;beginc=p+q;end endtask always@(*) data_add; endmodule

特別要值得注意的是，調(diào)用task可以在always里面調(diào)用，也可以在initial里面調(diào)用。但不能直接寫一個task的名字。

3、拼接與移位操作

//實現(xiàn)循環(huán)右移

reg [7:0] shifter; always@(posedge clk ) begin shifter<={shifter[0],shifter[7:1]}; end

//解釋：每一次都是把原來的最低位，往最高位搬移一次。

//實現(xiàn)循環(huán)左移

reg [7:0] shifter; always@(posedge clk) begin shifter<={shifter[6:0],shifter[7]}; end

//每一次都是把原來的最高位，往最低位搬移一次

//由串轉(zhuǎn)并，并每次從低位插入a的單bit值

reg a; reg [7:0] bus; always@ (posedge clk) beginbus={bus[6:0]],a}; end

//由串轉(zhuǎn)并，并每次從高位插入a的單bit值

reg a; reg [7:0] bus; always@ (posedge clk) beginbus={a,bus[7:1]}; end

4、文件的讀寫操作

參考blog

----將數(shù)據(jù)從txt讀取-----
仿真時經(jīng)常需要從文件中讀取測試激勵，甚至需要將FPGA仿真的結(jié)果保存下來，比如用于matlab進行頻譜分析。

integer i; //第幾個數(shù) reg [9:0] stimulus[1:data_num]; //定義一個數(shù)組，數(shù)據(jù)位寬為10bit，數(shù)據(jù)個數(shù)為data_num個 initial begin$readmemb("./sin.txt",stimulus); //將當前路徑下的txt文件數(shù)據(jù)存儲到數(shù)組中i=0；repeat(data_num) begini=i+1;din=stimulus[i];#clk_period; //每個時鐘讀取一次end end

讀取二進制格式的文件是用系統(tǒng)任務(wù)readmemb；讀取十六進制格式文件使用readmemb；讀取十六進制格式文件使用readmemh。其命令為$readmemb(“filename”, mem_name)，將filename中的內(nèi)容讀取到mem_name中。

注意filename文件路徑中應(yīng)該用反斜杠“/”，與windows系統(tǒng)中的文件路徑使用的“\”不同。如果不指定路徑，向上面程序一樣直接寫文件名字，那么該文件必須和testbench文件在同一路徑下

示例代碼：

integer file_out intial beginfile_out=$fopen("mix.txt");if(!file_out) begin$display("can't open file");$finish;end endwire signed [19:0] dout_s=dout; wire rst_write=clk&rst_n; //復(fù)位期間不應(yīng)寫入數(shù)據(jù) always @（posedge rst_write） $fdisplay(file_out,"%d",dout_s);

Verilog默認是無符號的，如果要用有符號的要用integer 或者用 reg signed

寫入文件需要先用$fopen系統(tǒng)任務(wù)打開文件，這個系統(tǒng)任務(wù)在打開文件的同時會清空文件，并返回一個句柄，如果句柄為0則表示打開文件失敗。

如果原來不存在該文件，則會自動創(chuàng)建該文件。

打開文件之后便可以用得到的句柄和$fdisplay系統(tǒng)任務(wù)向文件中寫入數(shù)據(jù)。這個系統(tǒng)任務(wù)和我們在C++中常用的fprintf函數(shù)的用法很像。

上面的程序中是將數(shù)據(jù)轉(zhuǎn)換為帶符號數(shù)signed后再寫入，必須說明轉(zhuǎn)換與否是有差別的，如果按默認的unsigned的格式寫入txt的是無符號數(shù)。

另外，每使用一次$fdisplay，都會在數(shù)據(jù)后插入一個換行符。

系統(tǒng)時間函數(shù) $time與 $realtime

$ time是個取整的時間函數(shù),而$ realtime是不需要取整的時間函數(shù)

參考知乎：https://zhuanlan.zhihu.com/p/72085819

總結(jié)

以上是生活随笔為你收集整理的工作project里的Verilog记录的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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