如果我們的程序足夠復(fù)雜，只有一個(gè)模塊一個(gè)模塊的寫程序，然后進(jìn)行相關(guān)的testbench測試，這樣，會有助于我們順利完成一個(gè)較大的工程。如果全部寫完后，再去對頂層測試，一旦有錯(cuò)，那么找起來，相當(dāng)麻煩，也許運(yùn)行一次就要花費(fèi)大量時(shí)間，效率極低。（后續(xù)在此文基礎(chǔ)上繼續(xù)補(bǔ)充，歡迎評論加入你的工程建議）

- suggest-1:分模塊測試的好處

先寫模塊，然后將此模塊設(shè)為頂層，然后立馬針對此模塊進(jìn)行測試。在setting--->general 下面可以設(shè)置頂層在files里面可以暫時(shí)移除某些模塊，完成分模塊的測試。

- suggest-2: 綜合報(bào)告資源為0

如果輸出output有部分端口沒有賦予值，那么此時(shí)綜合后產(chǎn)生的報(bào)表，消耗資源將顯示0.

- suggest-3: 端口錯(cuò)誤

在手動(dòng)更改頂層文件的端口后，請記得更改TB文件中的端口。

- suggest-4: modisim重編譯

有時(shí)候TB文件可能會出現(xiàn)語法錯(cuò)誤，這時(shí)候，quartus不會提示的，只有modisim才會提示，所以點(diǎn)擊.在 no design下面查看了哪里的語法錯(cuò)誤過后，然后不用關(guān)閉modisim，在quartus的TB文件下更改，保存。這個(gè)時(shí)候再返回modisim，他會提示你讓你overwrite 還是reload，選擇reload即可，然后再work目錄下，選擇work目錄下的文件右鍵recompile，再點(diǎn)擊restart再點(diǎn)擊run all。

- suggest-5: 更改modisim run一次的步長

如果點(diǎn)擊run，而不是run all，那么向前邁進(jìn)的長度。

更改此處后，restart即可。

- suggest-6: modisim波形時(shí)間顯示方式調(diào)整

總結(jié)

以上是生活随笔為你收集整理的verilog一些小知识点注意事项集合的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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