JESD204B

串行接口時(shí)鐘需要及其實(shí)現(xiàn)

摘要

隨著數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換速率越來(lái)越高，

JESD204B

串行接口已經(jīng)越來(lái)越多地廣泛用在數(shù)模

轉(zhuǎn)換器上，其對(duì)器件時(shí)鐘和同步時(shí)鐘之間的時(shí)序關(guān)系有著嚴(yán)格需求。本文就重點(diǎn)講解了

JESD204B

數(shù)模轉(zhuǎn)換器的時(shí)鐘規(guī)范，以及利用

TI

公司的芯片實(shí)現(xiàn)其時(shí)序要求。

關(guān)鍵字：

LMK04800

，

LMK04828,LMK1802,LMK01010,JESD204

1.?JESD204B

介紹

1.1?JESD204B

規(guī)范及其優(yōu)勢(shì)

JESD204

是基于

SerDes

的串行接口標(biāo)準(zhǔn)，主要用于數(shù)模轉(zhuǎn)換器和邏輯器件之間的數(shù)據(jù)

傳輸，其最早的版本是

JESD204A,

現(xiàn)在是

JESD204Bsubclass0,?subclass1,?subclass2

。區(qū)

別主要在于其對(duì)同步和鏈路間固定時(shí)差的測(cè)量。目前市場(chǎng)上比較多地?cái)?shù)模轉(zhuǎn)換器接口是

JESD204B?subclass1

。其最大傳輸速率可達(dá)

12.5Gbps,

支持多鏈路和多器件的同步以及固定

時(shí)差的測(cè)量。下表是各版本之間的差異：

在

JESD204

接口出現(xiàn)以前，

數(shù)模轉(zhuǎn)換器的數(shù)字接口絕大多數(shù)是差分

LVDS

的接口，

這就

造成了布板的困難，當(dāng)

PCB

的密度很大的時(shí)候就需要增加板層從而造成印制板的成本上升。

而

JESD204B

接口是串行接口，能有效減少數(shù)據(jù)輸出的差分對(duì)，能最大限度的簡(jiǎn)化

Layout

。

因此

JESD204B

是高密度板不可或缺的接口。

但因其需要進(jìn)行嚴(yán)格的同步和以及時(shí)延的測(cè)量，

與之接口

的邏輯會(huì)

比

LVDS

接口復(fù)雜很

多，幸運(yùn)的是現(xiàn)

在邏輯廠商都集成了專

用的

JESD204IPCore

在他們的軟件里，從而簡(jiǎn)化了邏輯的設(shè)計(jì)。

1.2?JESD204B

時(shí)鐘的需求

盡管

JESD204B

也有不同的版本，但越來(lái)越多的廠商選擇

Subclass1,

因此市面上絕大多

數(shù)的數(shù)模轉(zhuǎn)換器都是基于這個(gè)版本設(shè)計(jì)的。本文就以

JESD204B?subclass1

來(lái)討論時(shí)鐘的時(shí)

序需要以及

TI

時(shí)鐘芯片方案的實(shí)現(xiàn)。

任何一個(gè)串行協(xié)議都離不開(kāi)幀和同步，

JESD204B

也不

例外，也需要收發(fā)雙方有相同的幀結(jié)構(gòu)，然后以一種方式來(lái)同步，即辨別起始。

JESD204B

是

以時(shí)鐘信號(hào)的沿來(lái)辨別同步的開(kāi)始，以及通過(guò)一定的握手信號(hào)使得收發(fā)雙方能夠正確識(shí)別幀

的長(zhǎng)度和邊界，因此時(shí)鐘信號(hào)及其時(shí)序關(guān)系對(duì)于

JESD204B

就顯得極其重要。下圖是典型的

JESD204B

系統(tǒng)的系統(tǒng)連接，

Device?Clock

是器件工作的主時(shí)鐘，一般在數(shù)模轉(zhuǎn)換器里為

圖

1

其采樣時(shí)鐘或者整數(shù)倍頻的時(shí)鐘，其協(xié)議本身的幀和多幀的時(shí)鐘也是基于

Device?Clock

。

SYSREF

是

用

于

指

示

不

同

轉(zhuǎn)

換

器

或

者

邏

輯

的

Device

Clock

的

沿

，

或

者

不

同

器

件

間

Deterministic?latency

的參考。如下圖所示，

Device?Clock

和

SYSREF

必須滿足的時(shí)序

關(guān)系。

SYSREF

的第一個(gè)上升沿要非常容易的能被

Device

Clock

捕捉到，

這樣就需要

SYSREF

和

Device?Clock

滿足上圖的時(shí)序關(guān)系。通常會(huì)因?yàn)?/p>

PCB

的線長(zhǎng)以及時(shí)鐘器件不同通道輸出

時(shí)的

Skew

，

會(huì)帶來(lái)一定的誤差，

Device

Clock

的上升沿不一定正好在

SYSREF

的脈沖的正中

間，工程上只要在一定范圍內(nèi)就能保證

JESD204

收發(fā)正常工作。

2

．

JESD204B

時(shí)鐘的實(shí)現(xiàn)

2.1

專用的

JESD204B

時(shí)鐘芯片

LMK04820

系列的時(shí)鐘芯片是一款專用的

JESD204B

時(shí)鐘芯片，

Device

Clock

和

SYSREF

是成

對(duì)輸出的，其輸出的時(shí)序滿足其時(shí)序要求，應(yīng)用較為簡(jiǎn)單，但當(dāng)用戶需要連續(xù)模式的

SYSREF

時(shí)，會(huì)引起一定串?dāng)_如下圖所示

(983.04MDevclk

and

7.68MSysREF)

，可能會(huì)造成數(shù)模轉(zhuǎn)換器

總結(jié)

以上是生活随笔為你收集整理的串口上升时间标准_JESD204B串行接口时钟需要及其实现的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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