目錄

前言

1.系統PLL介紹

2.時鐘使用模式

（1）正常操作情況：

（2）bypass旁路模式：

?3.時鐘分支（Clock Branches）

4.系統時鐘域

5.CPU CLOCK

附錄

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前言

Zynq器件的時鐘子系統是PS（ARMCortex-A9）系統的一個集成部分，本文就ZYNQ器件的時鐘子系統作簡單描述，官方詳細描述請參考附件鏈接。

參考博客：

https://blog.csdn.net/Franceshaa/article/details/78663213

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1.系統PLL介紹

PS時鐘子系統產生的所有時鐘都源自三個可編程的PLL鎖相環之一，這三個PLL鎖相環分別為：ARM PLL、DDRPLL、I/O

PLL，每個PLL分別和CPU、DDR、外設系統時鐘有著松散地聯系，時鐘子系統的框圖如下圖示（源于《UG585 - Zynq-7000

SoC Technical Reference Manual (ver1.12.2)-技術參考手冊.pdf》中第25節）：

三個PLL鎖相環特性如下：

三個PLL使用同一個外部基準時鐘輸入引腳

ARM PLL：CPU時鐘和互連（interconnect）的通用時鐘源。

DDR PLL：DDR DRAM控制器和AXI_HP接口的通用時鐘源。

I/O PLL：I/O外設的通用時鐘源。

三個PLL具有獨立的旁路模式，并且可以進行獨立的輸出頻率編程；同時，三個PLL公用VCO電壓。

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2.時鐘使用模式

（1）正常操作情況：

PLL鎖相環是使能的，時鐘的產生過程如下：

外部PS_CLK時鐘引腳——>PLLs先進行倍頻處理——>時鐘生成器在進行進一步的倍頻或是分頻處理——>輸出給系統的各部分組件。

（2）bypass旁路模式：

PLL鎖相環不使能，PS_CLK時鐘腳的信號不經過PLL，各時鐘產生如下：

外部PS_CLK時鐘引腳——>時鐘生成器在進行進一步的倍頻或是分頻處理——>輸出給系統的各部分組件。

注意：當PS_POR reset上電復位信號釋放時，鎖相環旁路啟動模式引腳被采樣而決定是否使用旁路模式或是使能三個PLL鎖環。旁路模式下，系統的運行速度明顯低于正常模式，但對于低功耗應用程序和調試模式非常有用。

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在系統啟動后，用戶代碼執行后就可以用軟件分別控制每個PLL鎖相環的旁路模式和輸出頻率。要正確設置參數使PLL鎖相環的輸出頻率的大小滿足DATA SHEET要求，如下圖示：

根據Zynq器件的DATA SHEET要求，PS_CLK時鐘信號最低頻率為30MHz, 最高頻率60MHz, 占空比要求在40%~60%之間。、

鎖相環輸出的最小頻率為780MHz,最大頻率為1600MHz~2000MHz。

注意從減少功耗的角度考慮，使用鎖相環時應在滿足時鐘要求的條件下盡可能降低鎖相環的輸出頻率。比如，如果所有的時鐘

可以由DDR PLL產生，那就不使能另外兩個鎖相環ARM PLL和I/O PLL可以獲得比較低的功耗。

時鐘產生路徑還包括無毛刺的選擇器和時鐘門控電路以支持動態的時鐘控制。

舉例，ZYNQ7z202clg400-2器件的vivado中的配置如下（速度等級為-2，cpu時鐘頻率最高可配置為766M）：

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3.時鐘分支（Clock Branches）

特性如下：

6比特的可編程序的頻率除法器

大部分的時鐘電路可以動態開關

有四個PL（FPGA）的時鐘發生器

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4.系統時鐘域

由于時鐘子系統是PS（ARM Cortex-A9）系統的一部分，但系統復位時，所有控制時鐘模塊的寄存器就重置為系統復位值。

系統的時鐘域分布如下圖示：

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上圖中，

CPU_6x時鐘域主要用作CPU時鐘，CPU互連和OCM仲裁。

CPU_2x時鐘域主要用作L2Cache，I/O外設的AXI互連和OCM RAM。

CPU_1x時鐘域主要用作I/O外設的AHB和APB總線互連。

DDR_3x時鐘域主要用作DDR存儲控制器。

DDR_2x時鐘域主要用作訪問PL(AXI_HP{0:3})的高性能的AXI總線互連。

最后提下PL的時鐘，前面提到Zynq器 件的時鐘子系統有四個時鐘發生器產生時鐘連到FPGA，但FPGA可以有自己的時鐘管理和分發特性，僅僅是把這四個PS時鐘子系統過來的信號作為一個可選 的時鐘輸入源而已，這點等同于普通地XILINX 7系統FPGA。

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5.CPU CLOCK

下圖顯示CPU時鐘域中的時鐘生成網絡：

CPU時鐘域由四個獨立的時鐘組成：CPU_6x4x、CPU_3x2x、CPU_2x和CPU_1x。

這四個時鐘是根據它們的頻率命名的，它們之間的關系是兩個比率之一：6：3：2：1或4：2：2：1(縮寫為6：2：1和4：2：

1)。這兩種比率模式的選擇由：CLK_621_TRUE [0]決定。。表25-1顯示了在每個時鐘域中工作的這些模式和模塊的頻率示例.(請參閱zynq-7000 soc數據手冊。)

查看數據手冊，有如下的要求：

根據zynq器件具有三種速度等級：-3、-2和-1，其中-3速度等級最高。

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附錄

《UG585 - Zynq-7000 SoC Technical Reference Manual (ver1.12.2)-技術參考手冊.pdf》下載鏈接：

https://download.csdn.net/download/ye1223/10811782

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總結

以上是生活随笔為你收集整理的Zynq器件的时钟系统的全部內容，希望文章能夠幫你解決所遇到的問題。

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