1、 什么是建立時(shí)間、保持時(shí)間，如果setup time violation或者h(yuǎn)old time violation 應(yīng)該怎么做？（10分）
答案：
建立時(shí)間：是指在觸發(fā)器的時(shí)鐘信號(hào)采樣邊沿到來(lái)之前，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。
保持時(shí)間：是指在觸發(fā)器的時(shí)鐘信號(hào)采樣邊沿到來(lái)之后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。

圖一 D觸發(fā)器的建立時(shí)間和保持時(shí)間的定義

Timing path 時(shí)序路徑分析方法：
分析時(shí)序路徑時(shí)常見(jiàn)的變量：
Tclk = 時(shí)鐘周期，是可變的，比如1KHz ~ 5.0GHz
Tcq = 觸發(fā)器的時(shí)鐘端C到輸出端Q的延時(shí)，是器件屬性，是固定不變的
Tcomb = 兩個(gè)觸發(fā)器之間組合電路的延時(shí)，是可變的，可以通過(guò)設(shè)計(jì)進(jìn)行優(yōu)化邏輯
Tsetup = 建立時(shí)間是觸發(fā)器的固有屬性，是定值
Thold = 保持時(shí)間是觸發(fā)器的固有屬性，是定值
Tskew = 相鄰兩個(gè)觸發(fā)器之間的時(shí)鐘的偏移，是可變的

圖二 setup和hold timing path的分析
Setup time violation:
建立時(shí)間在靜態(tài)時(shí)序分析時(shí)必須滿足以下條件：
Tclk > Tcq + Tcomb + Tsetup - Tskew
如果setup time violation, 則上述公式不成立。

Setup time violation solution：調(diào)整上述公式中的變量：Tclk， Tcomb，Tskew
? 增大Tclk
? 就是降低數(shù)字系統(tǒng)的工作頻率 （很多產(chǎn)品分等級(jí)，是根據(jù)頻率來(lái)分的；品質(zhì)好的芯片，頻率高，價(jià)格貴；品質(zhì)差的芯片，降頻，賤賣(mài)）
? 減少Tcomb：
? 從數(shù)字電路邏輯功能設(shè)計(jì)的角度看
? 在組合電路之間插入寄存器，增加流水線（pipeline）；
? 在不改變邏輯功能的前提下，對(duì)組合邏輯電路進(jìn)行優(yōu)化；
? 減少扇出或者負(fù)載；
? 從數(shù)字物理版圖實(shí)現(xiàn)的角度看
? 更換速度更快的標(biāo)準(zhǔn)單元（HVT – High Voltage Threshold, SVT – Standard Voltage Threshold, LVT- Low Voltage Threshold）
? 更換驅(qū)動(dòng)能力更強(qiáng)的標(biāo)準(zhǔn)單元(X2, X4)
? 跟換阻值更低的金屬層以減少標(biāo)準(zhǔn)單元電路的負(fù)載和金屬線網(wǎng)的延遲
? 增加Tskew
? 在時(shí)鐘路徑上，插入buffer，增加時(shí)鐘路徑的延遲，但是不能影響hold timing。

Hold time violation:
保持時(shí)間在靜態(tài)時(shí)序分析時(shí)必須滿足以下條件：
Thold < Tcq + Tcomb - Tskew
如果hold time violation, 則上述公式不成立。

Hold time violation solution:
? 增大Tcomb
? 在組合電路的數(shù)據(jù)傳輸路徑上，插入延遲單元（buffer），增加組合邏輯延遲；但是當(dāng)組合邏輯延時(shí)增加時(shí)，setup time可能會(huì)出現(xiàn)違例。這時(shí)候就需要做平衡（balance）。由此可以看出setup和hold time是相互制約的。
? 減小Tskew
? 時(shí)鐘樹(shù)調(diào)整，做好clock tree balance，hold就容易收斂。因?yàn)閔old time與時(shí)鐘周期沒(méi)有關(guān)系。

總結(jié)：setup和hold是相互制約的。修復(fù)hold之后，setup的裕量就會(huì)變小或者變成負(fù)值。因此時(shí)鐘頻率越高，setup和hold相互制約越嚴(yán)重，甚至?xí)霈F(xiàn)修復(fù)setup之后，hold就會(huì)違例，或者修復(fù)hold之后，setup就會(huì)違例的現(xiàn)象。

思考題1：為什么觸發(fā)器會(huì)存在setup和hold time的要求？
提示：研究觸發(fā)器的結(jié)構(gòu)。數(shù)字電路基本結(jié)構(gòu)。

思考題2：當(dāng)setup和hold time violation發(fā)生時(shí)，會(huì)導(dǎo)致什么后果？
提示：亞穩(wěn)態(tài)

思考題3: 什么是亞穩(wěn)態(tài)？如何在異步電路設(shè)計(jì)中解決亞穩(wěn)態(tài)的問(wèn)題？
提示：跨時(shí)鐘域時(shí)，一個(gè)信號(hào)如何處理，多根信號(hào)如何處理，大量數(shù)據(jù)傳輸如何處理等常見(jiàn)的異步電路設(shè)計(jì)方法

2、

答案：
題目分析：這道題目主要考察的是帶有異步置位的觸發(fā)器和邏輯與的布爾邏輯，然后通過(guò)繪制時(shí)序波形圖的方式顯示布爾邏輯。

思考題：如果把異步置位的觸發(fā)器，替換成異步復(fù)位的觸發(fā)器后，時(shí)序圖應(yīng)該是怎樣的？

3、

答案：
題目分析：這道題目，主要考察數(shù)字電路中的低功耗設(shè)計(jì)中的clock gating。

思考題：save power的時(shí)候，需要關(guān)注那些power消耗：動(dòng)態(tài)功耗、靜態(tài)功耗等，降低功耗的常見(jiàn)方法有哪些？

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總結(jié)

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