1、S5PV210的時鐘獲得：外部晶振+內部時鐘發生器+內部PLL產生高頻時鐘+內部分頻器分頻

S5PV210外部有4個W晶振接口，可以根據需要來決定在哪里接晶振。接了晶振之后上電相應的模塊就能產生振蕩，產生原始時鐘。原始時鐘經過一系列的篩選開關進入相應的PLL電路生成倍頻后的高頻時鐘。高頻時鐘再經過分頻到達芯片內部各模塊上。（有些模塊，譬如串口內部還有進一步的分頻器進行再次分頻使用）

2、時鐘域：MSYS、DSYS、PSYS

MSYS(main system)：CPU（Cortex-A8內核）、DRAM控制器（DMC0和DMC1）、SRAM(IRAM&IROM)、INTC、SPERI(configuration inerface)······

?ARMCLK：?給cpu內核工作的時鐘，也就是所謂的主頻。
?HCLK_MSYS：?MSYS域的高頻時鐘，給DMC0和DMC1使用
?PCLK_MSYS：?MSYS域的低頻時鐘
?HCLK_IMEM：給iROM和iRAM（合稱iMEM）使用

DSYS(display system): 都是和視頻顯示、編解碼等有關的模塊(FIMC、FIMD、JPEG)

?HCLK_DSYS：DSYS域的高頻時鐘
?PCLK_DSYS：DSYS域的低頻時鐘

PSYS(peripheral system): 和內部的各種外設時鐘有關，譬如串口、SD接口、I2C、AC97、USB等

?HCLK_PSYS：PSYS域的高頻時鐘
?PCLK_PSYS：PSYS域的低頻時鐘

3、關于PLL(包括APLL \ MPLL \ EPLL \ VPLL)

APLL：Cortex-A8內核 MSYS域
MPLL&EPLL：DSYS PSYS
VPLL：Video視頻相關模塊

4、時鐘設置的關鍵寄存器

xPLL_LOCK　　控制PLL鎖定周期

xPLL_CON　　打開/關閉PLL電路，設置PLL的倍頻參數，查看PLL鎖定狀態

CLK_SRCn(n：0～6)　　設置時鐘來源，對應時鐘框圖中的MUX開關

CLK_SRC_MASK　　決定MUX開關n選1后是否能繼續通過

CLK_DIV　　各模塊的分頻器參數配置

CLK_GATE_x　　類似于CLK_SRC_MASK，對時鐘進行開關控制

CLK_DIV_STATn、CLK_MUX_STATn　　查看DIV和MUX的狀態（已經完成還是在進行中）

5、代碼設置時鐘邏輯步驟：

(1)先選擇不使用PLL。讓外部24MHz原始時鐘直接過去，繞過APLL那條路

1 ldr r0, =ELFIN_CLOCK_POWER_BASE 2 //設置各種時鐘開關，暫時不使用PLL 3 ldr r1, =0x0 4 //CLK_SRC bit[0]就是APLL_SEL,(APLL_SEL:control MUXAPLL(0:FINPLL,1:FOUTAPLL)) 5 str r1, [r0, #CLK_SRC0_OFFSET]

(2)設置鎖定時間。默認值為0x0FFF，保險起見我們設置為0xFFFF

//設置鎖定時間，使用默認值即可 // 設置PLL后，時鐘從Fin提升到目標頻率時，需要一定的時間，即鎖定時間 ldr r1, =0x0000FFFF str r1, [r0, #APLL_LOCK_OFFSET] str r1, [r0, #MPLL_LOCK_OFFSET]

(3)設置分頻系統，由PLL出來的最高時鐘如何分頻得到各個分時鐘

1 //設置分頻 2 // 清bit[0~31] 3 ldr r1, [r0, #CLK_DIV0_OFFSET] 4 ldr r2, =CLK_DIV0_MASK 5 bic r1, r1, r2 6 ldr r2, =0x14131440 7 orr r1, r1, r2 8 str r1, [r0, #CLK_DIV0_OFFSET]

0x14131440的含義：
?PCLK_PSYS = HCLK_PSYS / 2
?HCLK_PSYS = MOUT_PSYS / 5
?PCLK_DSYS = HCLK_DSYS / 2
?HCLK_DSYS = MOUT_DSYS / 4
?·······
?HCLK_MSYS = ARMCLK / 5
?ARMCLK = MOUT_MSYS / 1

?

(4)設置PLL，主要是設置PLL的倍頻系統，決定由輸入端24MHz的原始頻率可以得到多大的輸出頻率。我們按照默認設置值設置輸出為ARMCLK為1GHz

1 #define set_pll(mdiv, pdiv, sdiv) (1<<31 | mdiv<<16 | pdiv<<8 | sdiv)2 #define APLL_VAL set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)3 #define MPLL_VAL set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)4 5 //設置PLL6 // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz7 ldr r1, =APLL_VAL 8 str r1, [r0, #APLL_CON0_OFFSET]9 // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz 10 ldr r1, =MPLL_VAL 11 str r1, [r0, #MPLL_CON_OFFSET]

(5)打開PLL。前面4步已經設置好了所有的開關和分頻系數，該步驟打開PLL后PLL開始工作，鎖定頻率后輸出，然后經過分頻得到各個頻率。?

1 //設置各種時鐘開關,使用PLL 2 ldr r1, [r0, #CLK_SRC0_OFFSET] 3 ldr r2, =0x10001111 4 orr r1, r1, r2 5 str r1, [r0, #CLK_SRC0_OFFSET]

6、匯編代碼?

1 // 時鐘控制器基地址2 #define ELFIN_CLOCK_POWER_BASE 0xE0100000 3 4 // 時鐘相關的寄存器相對時鐘控制器基地址的偏移值5 #define APLL_LOCK_OFFSET 0x00 6 #define MPLL_LOCK_OFFSET 0x087 8 #define APLL_CON0_OFFSET 0x1009 #define APLL_CON1_OFFSET 0x104 10 #define MPLL_CON_OFFSET 0x108 11 12 #define CLK_SRC0_OFFSET 0x200 13 #define CLK_SRC1_OFFSET 0x204 14 #define CLK_SRC2_OFFSET 0x208 15 #define CLK_SRC3_OFFSET 0x20c 16 #define CLK_SRC4_OFFSET 0x210 17 #define CLK_SRC5_OFFSET 0x214 18 #define CLK_SRC6_OFFSET 0x218 19 #define CLK_SRC_MASK0_OFFSET 0x280 20 #define CLK_SRC_MASK1_OFFSET 0x284 21 22 #define CLK_DIV0_OFFSET 0x300 23 #define CLK_DIV1_OFFSET 0x304 24 #define CLK_DIV2_OFFSET 0x308 25 #define CLK_DIV3_OFFSET 0x30c 26 #define CLK_DIV4_OFFSET 0x310 27 #define CLK_DIV5_OFFSET 0x314 28 #define CLK_DIV6_OFFSET 0x318 29 #define CLK_DIV7_OFFSET 0x31c 30 31 #define CLK_DIV0_MASK 0x7fffffff 32 33 // M、P、S的配置值都是查數據手冊中典型時鐘配置值的推薦配置得來的。 34 #define APLL_MDIV 0x7d // 125 35 #define APLL_PDIV 0x3 36 #define APLL_SDIV 0x1 37 38 #define MPLL_MDIV 0x29b // 667 39 #define MPLL_PDIV 0xc 40 #define MPLL_SDIV 0x1 41 42 #define set_pll(mdiv, pdiv, sdiv) (1<<31 | mdiv<<16 | pdiv<<8 | sdiv) 43 #define APLL_VAL set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV) 44 #define MPLL_VAL set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV) 45 46 .global clock_init 47 clock_init: 48 ldr r0, =ELFIN_CLOCK_POWER_BASE 49 50 // 1 設置各種時鐘開關，暫時不使用PLL 51 ldr r1, =0x0 52 //CLK_SRC bit[0]就是APLL_SEL,(APLL_SEL:control MUXAPLL(0:FINPLL,1:FOUTAPLL)) 53 str r1, [r0, #CLK_SRC0_OFFSET] 54 55 // 2 設置鎖定時間，使用默認值即可 56 // 設置PLL后，時鐘從Fin提升到目標頻率時，需要一定的時間，即鎖定時間 57 ldr r1, =0x0000FFFF 58 str r1, [r0, #APLL_LOCK_OFFSET] 59 str r1, [r0, #MPLL_LOCK_OFFSET] 60 61 // 3 設置分頻 62 // 清bit[0~31] 63 ldr r1, [r0, #CLK_DIV0_OFFSET] 64 ldr r2, =CLK_DIV0_MASK 65 bic r1, r1, r2 66 ldr r2, =0x14131440 67 orr r1, r1, r2 68 str r1, [r0, #CLK_DIV0_OFFSET] 69 70 // 4 設置PLL 71 // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz 72 ldr r1, =APLL_VAL 73 str r1, [r0, #APLL_CON0_OFFSET] 74 // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz 75 ldr r1, =MPLL_VAL 76 str r1, [r0, #MPLL_CON_OFFSET] 77 78 // 5 設置各種時鐘開關,使用PLL 79 ldr r1, [r0, #CLK_SRC0_OFFSET] 80 ldr r2, =0x10001111 81 orr r1, r1, r2 82 str r1, [r0, #CLK_SRC0_OFFSET] 83 84 mov pc, lr

7、C語言代碼

1 // 時鐘控制器基地址2 #define ELFIN_CLOCK_POWER_BASE 0xE0100000 3 4 // 時鐘相關的寄存器相對時鐘控制器基地址的偏移值5 #define APLL_LOCK_OFFSET 0x00 6 #define MPLL_LOCK_OFFSET 0x087 8 #define APLL_CON0_OFFSET 0x1009 #define APLL_CON1_OFFSET 0x104 10 #define MPLL_CON_OFFSET 0x108 11 12 #define CLK_SRC0_OFFSET 0x200 13 #define CLK_SRC1_OFFSET 0x204 14 #define CLK_SRC2_OFFSET 0x208 15 #define CLK_SRC3_OFFSET 0x20c 16 #define CLK_SRC4_OFFSET 0x210 17 #define CLK_SRC5_OFFSET 0x214 18 #define CLK_SRC6_OFFSET 0x218 19 #define CLK_SRC_MASK0_OFFSET 0x280 20 #define CLK_SRC_MASK1_OFFSET 0x284 21 22 #define CLK_DIV0_OFFSET 0x300 23 #define CLK_DIV1_OFFSET 0x304 24 #define CLK_DIV2_OFFSET 0x308 25 #define CLK_DIV3_OFFSET 0x30c 26 #define CLK_DIV4_OFFSET 0x310 27 #define CLK_DIV5_OFFSET 0x314 28 #define CLK_DIV6_OFFSET 0x318 29 #define CLK_DIV7_OFFSET 0x31c 30 31 #define CLK_DIV0_MASK 0x7fffffff 32 33 // M、P、S的配置值都是查數據手冊中典型時鐘配置值的推薦配置得來的。 34 #define APLL_MDIV 0x7d // 125 35 #define APLL_PDIV 0x3 36 #define APLL_SDIV 0x1 37 38 #define MPLL_MDIV 0x29b // 667 39 #define MPLL_PDIV 0xc 40 #define MPLL_SDIV 0x1 41 42 #define set_pll(mdiv, pdiv, sdiv) (1<<31 | mdiv<<16 | pdiv<<8 | sdiv) 43 #define APLL_VAL set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV) 44 #define MPLL_VAL set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV) 45 46 47 #define REG_CLK_SRC0 (ELFIN_CLOCK_POWER_BASE + CLK_SRC0_OFFSET) 48 #define REG_APLL_LOCK (ELFIN_CLOCK_POWER_BASE + APLL_LOCK_OFFSET) 49 #define REG_MPLL_LOCK (ELFIN_CLOCK_POWER_BASE + MPLL_LOCK_OFFSET) 50 #define REG_CLK_DIV0 (ELFIN_CLOCK_POWER_BASE + CLK_DIV0_OFFSET) 51 #define REG_APLL_CON0 (ELFIN_CLOCK_POWER_BASE + APLL_CON0_OFFSET) 52 #define REG_MPLL_CON (ELFIN_CLOCK_POWER_BASE + MPLL_CON_OFFSET) 53 54 #define rREG_CLK_SRC0 (*(volatile unsigned int *)REG_CLK_SRC0) 55 #define rREG_APLL_LOCK (*(volatile unsigned int *)REG_APLL_LOCK) 56 #define rREG_MPLL_LOCK (*(volatile unsigned int *)REG_MPLL_LOCK) 57 #define rREG_CLK_DIV0 (*(volatile unsigned int *)REG_CLK_DIV0) 58 #define rREG_APLL_CON0 (*(volatile unsigned int *)REG_APLL_CON0) 59 #define rREG_MPLL_CON (*(volatile unsigned int *)REG_MPLL_CON) 60 61 62 void clock_init(void) 63 { 64 // 1 設置各種時鐘開關，暫時不使用PLL 65 rREG_CLK_SRC0 = 0x0; 66 67 // 2 設置鎖定時間，使用默認值即可 68 // 設置PLL后，時鐘從Fin提升到目標頻率時，需要一定的時間，即鎖定時間 69 rREG_APLL_LOCK = 0x0000ffff; 70 rREG_MPLL_LOCK = 0x0000ffff; 71 72 // 3 設置分頻 73 // 清bit[0~31] 74 rREG_CLK_DIV0 = 0x14131440; 75 76 // 4 設置PLL 77 // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz 78 rREG_APLL_CON0 = APLL_VAL; 79 // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz 80 rREG_MPLL_CON = MPLL_VAL; 81 82 // 5 設置各種時鐘開關,使用PLL 83 rREG_CLK_SRC0 = 0x10001111; 84 }

總結

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