引言：本文我們介紹Xilinx 7系列FPGA收發(fā)器硬件設(shè)計(jì)主要注意的一些問題，指導(dǎo)硬件設(shè)計(jì)人員進(jìn)行原理圖及PCB設(shè)計(jì)。本文介紹以下內(nèi)容：

• GTX/GTH收發(fā)器管腳概述

• GTX/GTH收發(fā)器時(shí)鐘設(shè)計(jì)

• GTXGTH收發(fā)器電源設(shè)計(jì)

1.概述

Xilinx 7系列FPGA GTX/GTH收發(fā)器是模擬電路，當(dāng)設(shè)計(jì)和實(shí)現(xiàn)PCB設(shè)計(jì)需要特殊考慮和注意。這其中涉及器件管腳功能、傳輸線阻抗和布線、供電設(shè)計(jì)濾波、器件選擇、PCB布線和層疊設(shè)計(jì)相關(guān)內(nèi)容。

2.管腳描述和設(shè)計(jì)指導(dǎo)

2.1 GTX/GTH收發(fā)器管腳描述

GTX/GTH收發(fā)器管腳定義如圖1所示。

圖1、GTX/GTH收發(fā)器管腳定義

圖2顯示了GTX/GTH收發(fā)器外部電源供電連接圖，圖中電壓的供電要求可以參考7系列FPGA器件手冊(cè)。

圖2、GTX/GTH收發(fā)器外部電源供電連接圖

圖3顯示了GTX/GTH收發(fā)器內(nèi)部電源連接詳細(xì)框圖。

圖3、GTX/GTH收發(fā)器內(nèi)部電源連接詳細(xì)框圖

2.2 端接電阻校準(zhǔn)電路

GTX/GTH收發(fā)器Quad列中所有Quad共用一個(gè)電阻校準(zhǔn)電路(RCAL)，該電路硬件連接如圖4所示。

圖4、RCAL電阻PCB布線

RCAL電路僅在FPGA配置器件執(zhí)行校準(zhǔn)功能，在配置前所有模擬電壓必須達(dá)到7系列FPGA器件手冊(cè)要求的電壓和容忍誤差。如果整個(gè)GTX/GTH收發(fā)器Quad列沒有使用，MGTAVTTRCAL和MGTRREF管腳必須接地。外部電阻連接如圖4所示，圖中電阻精度滿足100Ω±1%，PCB布線時(shí)滿足等長(zhǎng)。

2.3 模擬電源供電管腳

GTX/GTH收發(fā)器Quad模擬電源在器件封裝內(nèi)部有電源平面，對(duì)于某些封裝會(huì)有多個(gè)電源層平面。如果器件封裝有多個(gè)電源平面，電源供電管腳會(huì)有一個(gè)“_G#”尾綴標(biāo)識(shí)屬于哪個(gè)電源層平面。如果所有的Quads沒有使用，電源管腳可以懸空或者連接到GND。

3.參考時(shí)鐘設(shè)計(jì)

3.1 概述

當(dāng)為GTX/GTH收發(fā)器參考輸入時(shí)鐘選擇輸入時(shí)鐘時(shí)，需要考慮以下因素：

• 頻率范圍

• 輸出電壓擺幅

• 抖動(dòng)

• 上升和下降時(shí)間

• 供電和電流

• 噪聲特性

• 占空比和占空比精度

• 頻率穩(wěn)定度

圖5顯示了GTX/GTH差分時(shí)鐘輸入電壓擺幅定義。

圖5、GTX/GTH差分時(shí)鐘輸入電壓擺幅定義

圖6顯示了差分時(shí)鐘上升設(shè)計(jì)和下降時(shí)間定義。

圖6、差分時(shí)鐘上升設(shè)計(jì)和下降時(shí)間定義

圖7顯示了MGTREFCLK輸入Buffer詳細(xì)結(jié)構(gòu)。圖中時(shí)鐘管腳內(nèi)部上拉至0.8V。

圖7、MGTREFCLK輸入Buffer詳細(xì)結(jié)構(gòu)

3.2 GTX/GTH收發(fā)器參考時(shí)鐘檢查列表

當(dāng)為GTX/GTH收發(fā)器選擇晶振時(shí)，以下規(guī)則必須滿足：

• 晶振的輸出和GTX/GTH收發(fā)器Quad時(shí)鐘輸入管腳之間提供AC耦合；

• 確保參考時(shí)鐘差分電壓擺幅滿足Kintex-7 FPGA器件手冊(cè)DS182和Virtex-7 FPGA器件手冊(cè)DS183 DC和開關(guān)特性要求；

• 滿足和優(yōu)于Kintex-7 FPGA器件手冊(cè)DS182和Virtex-7 FPGA器件手冊(cè)DS183 DC和開關(guān)特性要求；

• 滿足和優(yōu)于GTX/GTH收發(fā)器支持的物理層協(xié)議要求的參考時(shí)鐘特性；

• 遵守晶振供應(yīng)商的供電，布板布線和噪聲特性要求；

• 提供晶振和GTX/GTH收發(fā)器Quad時(shí)鐘輸入管腳之間專用的點(diǎn)對(duì)點(diǎn)連接；

• 保持差分傳輸線阻抗不連續(xù)最小(阻抗不連續(xù)會(huì)產(chǎn)生時(shí)鐘抖動(dòng))。

4.參考時(shí)鐘接口

4.1參考時(shí)鐘接口要求

FPGA收發(fā)器GTX/GTH參考時(shí)鐘接口提供兩種連接方式：LVDS(如圖8所示)和LVPECL(如圖2所示)。我們?cè)谶x擇晶振時(shí)，至少要支持其中一種接口輸出電平標(biāo)準(zhǔn)。圖9所示的電阻值為一般推薦值，實(shí)際偏置電阻值需要參考晶振手冊(cè)。

圖8和圖9中交流AC耦合電容作用：1)阻斷外部晶振和GTX/GTH收發(fā)器Quad專用時(shí)鐘輸入管腳之間的DC電流，降低功耗；2)AC耦合電容和參考時(shí)鐘輸入端接構(gòu)成高通濾波器，衰減參考時(shí)鐘偏移；3)保持耦合電容兩側(cè)共模電壓獨(dú)立，互不干擾。

圖8、LVDS晶振和7系列FPGA收發(fā)器參考時(shí)鐘輸入接口

圖9、LVPECL晶振和7系列FPGA收發(fā)器參考時(shí)鐘輸入接口

如果參考時(shí)鐘未使用，則參考時(shí)鐘MGTREFCLKP和MGTREFCLKN應(yīng)該懸空。

4.電源供電和濾波

4.1 概述

GTX/GTH收發(fā)器一般需要三種電源供電：MGTAVCC、MGTVCCAUX和MGTAVTT。GTX/GTH收發(fā)器對(duì)電源噪聲非常敏感，電源噪聲會(huì)導(dǎo)致收發(fā)器性能下降。噪聲通常來源于：

• 電源穩(wěn)壓器噪聲

• 電源分布網(wǎng)絡(luò)

• 來自其他電路耦合

每種噪聲源在設(shè)計(jì)和實(shí)現(xiàn)時(shí)都必須仔細(xì)考慮，在FPGA輸入管腳測(cè)量的總的噪聲Vpk-pk不能超過10mV。

正常情況下，GTX/GTH模擬電源最后一級(jí)穩(wěn)壓器應(yīng)該盡量靠近收發(fā)器供電管腳，減小穩(wěn)壓器輸出管腳和收發(fā)器電源輸入管腳之間的距離，降低耦合噪聲概率。

4.2 電源分布網(wǎng)絡(luò)和去偶電容

Die去耦電容

Die內(nèi)部電容主要對(duì)高頻噪聲起濾波作用。

封裝去耦電容

7系列FPGA封裝有附加的去耦電容。MGTAVCC、MGTAVTT和MGTVCCAUX管腳去耦電容特性如圖10所示。

圖10、MGTAVCC、MGTAVTT和MGTVCCAUX管腳去耦電容特性

PCB電路板去耦電容

PCB電路板上的去耦電容應(yīng)該靠近GTX/GTH收發(fā)器電源管腳，這些電容減少了PCB電源網(wǎng)絡(luò)阻抗。電源管腳噪聲在10kHz~80MHz帶寬內(nèi)不能超過10mVpp。推薦的PCB電路板去耦電容如圖11所示。

圖11、推薦的PCB電路板去耦電容

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總結(jié)

以上是生活随笔為你收集整理的xilinx7中管脚mrcc和srcc_Xilinx 7系列FPGA收发器架构之硬件设计指导（一）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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