一、PCB?差分布線操作

參看：Altium Designer -- 精心總結

PCB 差分布線已經講的很清楚了，在此不做介紹。

二、差分布線優缺點

參看：實際運用中差分信號線的分析和 LAYOUT

參看：差分信號 -- 維基百科

（1） 差分信號

首先來看一下什么是差分信號吧。

1、差分信號

差分傳輸是一種信號傳輸的技術，區別于傳統的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相同，相位相反。在這兩根線上的傳輸的信號就是差分信號。信號接收端比較這兩個電壓的差值來判斷發送端發送的是邏輯0還是邏輯1。在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。

一般類型有：USB、以太網、PCIE、SATA、RS485、RS422、HDMI、LVDS

常用對有：+/- ? ?PM/PN ?TXN/TXP?

2、差分信號與單端走線的比較

差分信號與傳統的一根信號線一根地線（即單端信號）走線的做法相比，其優缺點分別是：
優點：
抗干擾能力強。干擾噪聲一般會等值、同時的被加載到兩根信號線上，而其差值為0，即，噪聲對信號的邏輯意義不產生影響。
能有效抑制電磁干擾（EMI）。由于兩根線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的信號極性相反，其電磁場將相互抵消。因此對外界的電磁干擾也小。
時序定位準確。差分信號的接收端是兩根線上的信號幅值之差發生正負跳變的點，作為判斷邏輯0/1跳變的點的。而普通單端信號以閾值電壓作為信號邏輯0/1的跳變點，受閾值電壓與信號幅值電壓之比的影響較大，不適合低幅度的信號。
缺點：
若電路板的面積非常吃緊，單端信號可以只有一根信號線，地線走地平面，而差分信號一定要走兩根等長、等寬、緊密靠近、且在同一層面的線。這樣的情況常常發生在芯片的管腳間距很小，以至于只能穿過一根走線的情況下。

（So，差分信號要優先布線）

（2）關于差分的五個常見誤區

誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。

在PCB 電路設計中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路。盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI 輻射，這種做法弊大于利。
所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區域）。比如主板設計中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號的下面是個完整地平面或電源平面。

誤區二：認為保持等間距比匹配線長更重要。在實際的PCB 布線中，往往不能同時滿足差分設計的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是差分對的部分區域無法平行，其實間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時序的影響要大得多。再從理論分析來看，間距不一致雖然會導致差分阻抗發生變化，但因為差分對之間的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內，只相當于一個過孔造成的反射，這對信號傳輸不會造成明顯的影響。而線長一旦不匹配，除了時序上會發生偏移，還給差分信號中引入了共模的成分，降低信號的質量，增加了EMI。

可以這么說，PCB 差分走線的設計中最重要的規則就是匹配線長，其它的規則都可以根據設計要求和實際應用進行靈活處理。同時為了彌補阻抗的匹配可以采用接收端差分線對之間加一匹配電阻。 其值應等于差分阻抗的值。這樣信號品質會好些。

所以建議如下兩點：
（A）使用終端電阻實現對差分傳輸線的最大匹配，阻值一般在90～130Ω之間，系統也需要此終端電阻來產生正常工作的差分電壓；
（B）最好使用精度１～2%的表面貼電阻跨接在差分線上，必要時也可使用兩個阻值各為50Ω的電阻，并在中間通過一個電容接地，以濾去共模噪聲。

通常對于差分信號的CLOCK等要求等長的匹配要求是+/-10mils之內。

誤區三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關系遞減的，一般線間距超過4 倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G 以上）IC 封裝PCB 設計中經常會用采用，被稱為CPW 結構，可以保證嚴格的差分阻抗控制（2Z0）。
差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz 以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經達到60dB，足以滿足FCC 的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。

誤區四：差分曼切斯特編碼并不是差分信號的一種，它指的是用在每一位開始時的電平跳變來表示邏輯狀態“0”，不跳變來表示邏輯狀態“1”。但每一位中間的跳變是用來做同步時鐘，沒有邏輯意義。

誤區五：雙絞線上面走的不一定是差分信號，單端信號在雙絞線上的電磁輻射也比平行走線的輻射小。

三、差分布線的布線要求

根據上面的誤區，總結一下差分布線的布線要求。

（1）差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。

如果等長和等距不能同時滿足，則?PCB 差分走線的設計中最重要的規則就是匹配線長。同時為了彌補阻抗的匹配可以采用接收端差分線對之間加一匹配電阻。 其值應等于差分阻抗的值。差分走線也可以走在不同的信號層中，但一般不建議這種走法。因此盡量少跨層和走過孔，盡量少走彎路。

（2）差分線對之間要有 GND 隔離，或者保持距離，不要太近。

增大差分信號與其它信號走線的間距，或者通過 GND 隔離。

（3）差分線要優先布線

四、舉個栗子

（1）Hi3516A 用戶手冊上，USB PCB 設計建議

為了保證良好的信號質量， USB 2.0 端口數據信號線按照差分線方式走線。為了達到USB 2.0 高速 480MHz 的速度要求，建議 PCB 布線設計采用以下原則：

差分數據線走線盡可能短、直，差分數據線對內走線長度嚴格等長，走線長度偏差控制在±5mil 以內。
差分數據線控制 90±10%的均勻差分阻抗。
差分數據線走線盡可能在臨近地平面的布線層走線且不要換層。
差分數據線走線應有完整的地平面層作為參考平面，不能跨平面分割。
差分數據線走線應盡量用最少的過孔和拐角，拐角可考慮用圓弧或者 135 度角，避免直角，以減少反射和阻抗變化。
避免鄰近其它高速周期信號和大電流信號，并保證間距大于 50mil，以減小串擾。
此外，還應遠離低速非周期信號，保證至少 20mil 的距離。
REXT 電阻應該盡可能靠近 Hi3516A 側。

（2）圖文說明

參看：USB PCB布線經驗教訓--“血訓”

USB是一種快速、雙向、同步傳輸、廉價、方便使用的可熱拔插的串行接口。由于數據傳輸快，接口方便，支持熱插拔等優點使USB設備得到廣泛應用。目前，市場上以USB2.0為接口的產品居多，但很多硬件新手在USB應用中遇到很多困擾，往往PCB裝配完之后USB接口出現各種問題
比如通訊不穩定或是無法通訊，檢查原理圖和焊接都無問題，或許這個時候就需懷疑PCB設計不合理。繪制滿足USB2.0數據傳輸要求的PCB對產品的性能及可靠性有著極為重要的作用。
USB協議定義由兩根差分信號線（D+、D-）傳輸數字信號，若要USB設備工作穩定差分信號線就必須嚴格按照差分信號的規則來布局布線。根據筆者多年USB相關產品設計與調試經驗，總結以下注意要點：
1. 在元件布局時，盡量使差分線路最短，以縮短差分線走線距離（√為合理的方式，×為不合理方式）；

2. 優先繪制差分線，一對差分線上盡量不要超過兩對過孔（過孔會增加線路的寄生電感，從而影響線路的信號完整性），且需對稱放置（√為合理的方式，×為不合理方式）；

3. 對稱平行走線，這樣能保證兩根線緊耦合，避免90°走線，弧形或45°均是較好的走線方式（√為合理的方式，×為不合理方式）；

4. 差分串接阻容，測試點，上下拉電阻的擺放（√為合理的方式，×為不合理方式）；

5. 由于管腳分布、過孔、以及走線空間等因素存在使得差分線長易不匹配，而線長一旦不匹配，時序會發生偏移，還會引入共模干擾，降低信號質量。所以，相應的要對差分對不匹配的情況作出補償，使其線長匹配，長度差通?？刂圃?mil以內，補償原則是哪里出現長度差補償哪里；

五、阻抗匹配

（1）阻抗計算工具

上面一直提到，差分阻抗。這個怎么計算呢？推薦一款阻抗計算工具??Polar CITS25

1、軟件下載

下載：Polar CITS25 阻抗計算工具下載

舉個例子：

我們用一對 0.006 英寸寬， 1/2 盎司銅厚，間距為 0.01 英寸， FR4 材料作襯底，離地線層 0.005 英寸 （微帶方式）的差分信號走線的差分阻抗計算作為例子，銅的厚度 T 為 0.7/1000 英寸。下圖顯示了各參數。

（單位換算：1Mil=千分之一英寸，約等于0.0254毫米；1 盎司 = 0.0014 英寸=0.7 mil）

H:介質厚度(PP片或者板材,不包括銅厚) ?（5）
W:阻抗線下線寬(W2=W1-0.5MIL) ?（6）
W1:阻抗線上線寬(客戶要求的線寬) ?（6）
S:阻抗線間距(客戶原稿) ?（10）
T:成品銅厚 ?（0.7）
Er1:PP片的介電常數(板材為:4.5 P片4.2) ?（4.2）

2、軟件各個界面含義

該軟件跟上面軟件不同，但是參數差不多，僅供參考。 如果想下載下面的軟件，參看：PCB特征阻抗計算神器Polar SI9000安裝及破解指南

1. 外層單端:Coated Microstrip 1B

H1:介質厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
Cer:綠油的介電常數(我司按3.3MIL)
Zo:由上面的參數計算出來的理論阻值

2.外層差分:Edge-Coupled Coated Microstrip 1B（重點）

H1:介質厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:阻抗線間距(客戶原稿)
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
C3:基材上面的綠油厚度(0.50MIL)
Cer:綠油的介電常數(我司按3.3MIL)

3.內層單端:Offset Stripline 1B1A

H1:介質厚度(PP片或者光板,不包括銅厚)
Er1:H1厚度PP片的介電常數(P片4.2MIL)
H2:介質厚度(PP片或者光板,不包括銅厚)
Er2:H2厚度PP片的介電常數(P片4.2MIL)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
T1:成品銅厚
Zo:由上面的參數計算出來的理論阻值

4.內層差分:Edge-Couled Offset Stripline 1B1A

H1:介質厚度(PP片或者光板,不包括銅厚)
Er1:H1厚度PP片的介電常數(P片4.2MIL)
H2:介質厚度(PP片或者光板,不包括銅厚)
Er2:H2厚度PP片的介電常數(P片4.2MIL)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:客戶要求的線距
T1:成品銅厚
Zo:由上面的參數計算出來的理論阻值

5.外層單端共面地:Coated Coplanar Waveguide With Ground 1B

H1:介質厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
D1:阻抗線到兩邊銅皮的距離
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
Cer:綠油的介電常數(我司按3.3MIL)
Zo:由上面的參數計算出來的理論阻值

6.外層差分共面地:Diff Coated Coplanar Waveguide With Ground 1B

H1:介質厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:阻抗線間距(客戶原稿)
D1:阻抗線到銅皮的距離
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
C3:基材上面的綠油厚度(0.50MIL)
Cer:綠油的介電常數(我司按3.3MIL)
Zo:由上面的參數計算出來的理論阻值

（2）阻抗匹配

參看：PCB阻抗設計參考

參看：PCB跡線的阻抗控制技術

參看：PCB阻抗匹配總結

確實，一開始我也以為阻抗是寫到 PCB 制版要求里，然后讓制版廠來做的。

從上面的例子中就可以看到它與?差分線的線寬、線間距、介質厚度、成品銅厚、介電常數、疊層結構?等有關。

差分線的線寬、線間距，這些都是在 PCB 規則里設置好的。只不過以前不曉得，為什么要設置成線寬 6 mil，間距 8 mil 等等這樣的要求，還以為只是與制版價格有關呢。現在看來，它還和阻抗大小有關的！！

1、線寬、線間距規則設置

線寬：（最小線寬 5mil）

差分線間距：（差分線最小間距 10mil）

其他信號線間距：（最小線寬 7.5mil）

2、查看板卡厚度和疊層結構

參看：Altium Designer -- 查看板子厚度

在 Design--Layer Stack Manager--thickness

（3）傳輸線阻抗計算中的有關問題

上面參看的文檔，講的真好，看了一遍受益匪淺。不過內容較多，不一一分析了，下面只看一部分。 結合目前我公司 PCB 板加工廠家的工藝能力，在用 polar 公司阻抗計算器 CITS25 計算PCB 板上跡線特性阻抗時，對影響 PCB 板跡線控制阻抗的幾個相關參數分述如下：

1、 銅層厚度

銅層厚度代表了 PCB 跡線的高度 T。內層銅箔通常情況下用到 1 OZ（厚度為 35 微米），也有在電源層要流過大電流時用到 2OZ（厚度為 70 微米）。外層銅箔常用 1/2 OZ(18 微米)，但由于經過板鍍和圖形電鍍最終成品外層銅厚將達到48 微米（實際計算時用該值），設計成其他銅厚將較難控制銅厚厚度公差。若外層使用 1OZ銅箔，則最終銅厚將達到 65 微米。

2、 PCB 板跡線的上下線寬

由于側蝕的影響， PCB 跡線的截面為一梯形，上下線寬差距以 1mil 來計算，其中下線寬=要求線寬，而上線寬=要求線寬-1mil。

3、 阻焊層

阻焊層厚度按 10um 為準（選擇蓋阻焊模式），但有機印后將會有所增厚，但其變化將基本不會帶來阻抗值的變化。

4、 介質厚度

常用板材（芯板）： (mm OZ/OZ *表示其數值為不包括銅箔厚度的芯板厚度) 0.13* 1/1 0.21* 1/1 0.25* 1/1 0.36* 1/1 0.51* 1/1 0.71* 1/1 0.80* 1/1 1.0 1/1 1.2 1/1 1.6 0.5/0.5 1.6 1/1 1.6 2/2 2.0 1/1 2.0 2/2 2.4 1/1 3.0 1/1 3.2 1/1 芯板在計算控制阻抗時的實際厚度：

常用半固化片： (mm/mil) 7628： 0.175/6.9 2116： 0.11/4.3 1080： 0.066/2.6 實際計算厚度時注意半固化片隨著兩面線路結構不同而有所不同：（mil）
其中 GND 層包括銅面積占 80%以上的線路層。如果介質在 HOZ 和 1OZ 銅箔之間，其厚度按 HOZ 情況計算。

5、 介電常數

● Er 的值是線路板材質的絕緣常數（介電常數）， 它對于線路的特性阻抗值而言是一個重要的組成部分。設計廠商因此有時會指定跡線阻抗值并依賴于線路板制造商來控制流程，以使跡線阻抗滿足設計廠商指定的技術規范。 ● 跡線的控制阻抗與板材介電常數的平房根成反比。 ● 通過板材供應商提供的板材阻抗范圍為 4.2~5.2，而 POLAR 公司建議單端采用 4.2，而差分若兩線間距小會有所影響則建議采用 4.7。 ● 根據一年多來各阻抗實驗及生產板，我公司選用 4.2 進行計算能符合要求。 ● 由于介電常數與板材型號和信號頻率有相關性， 請設計人員能充分考慮該影響。如：高頻板材有介電常數 2.5 等。

（4）傳輸線阻抗控制典型應用總結

我們的制版要求，如果需要差分阻抗，一般會有這幾個選項： 層數：4 板厚1.6mm，整板噴錫工藝。 阻抗匹配 目錄中的圖片信號需要100歐姆差分阻抗匹配。 嚴格禁止修改PCB圖的任何東西的。 則 1.6mm 厚度的 4 層 PCB 板加工，建議做阻抗設計的時候按照 1.5mm 厚度進行設計，剩下 0.1mm 厚度留給工廠作為其他工藝要求用（后制誠厚度，綠油、絲印等）。 板厚 1.5mm（采用 1.2 35/35 的芯板，其余兩個介質層為 2116）。
L1/L4 層差分信號(阻抗控制為 100?)的線寬/間距可以為 5/5、 5/6、 6/7、 6/8、 6/9(mil/mil) L1/L4 層差分信號(阻抗控制為 75?)的線寬/間距可以為 10/7、 10/6、 11/9、 11/10、10/11(mil/mil)① 計算單端阻抗和差分阻抗的界面分別如下圖一和圖二：
L1 和 L2 層、 L3 和 L4 層之間的介質層用 2116，模式為 Copper/Gnd(HOZ)， 所以 厚度 H=4.6mil，介電常數為 4.5，外層銅厚為 1OZ(1.9mil)。 實際板厚： 0.01+0.048+0.12+1.2+0.12+0.048+0.01=1.556mm。② 注 1：此處差分信號表示方式線寬/間距中的間距指的是兩條差分線內側邊到邊的距離，在 Allegro 中設置布線規則中也使用內側邊到邊的距離， 但在有些參考中用的是兩條差分線中心到中心的距離， 在應用時要注意加以區別。 例： 8/8(mil/mil)的差分線如果間距是用內側邊到邊的距離表示，則差分線中心到中的間距表示為 8/16(mil/mil)。 注 2： 實際板厚計算中 0.01 代表的時 PCB 板表面的阻焊層， 阻焊層不會影響控制阻抗，單會影響 PCB 板的整體厚度。 其他層自行查看，不過層結構值得看一下： 四層板：最常用的信號疊層順序為 Sig/Gnd/Power/Sig 六層板：較容易實現阻抗控制的的信號疊層順序為 Sig/Gnd/Sig/Sig/Power/Sig 六層板：還有一種結構不對稱的疊層順序經常用道： Sig/Gnd/Sig/Gnd/Power/Sig 八層板：對稱結構Sig/Gnd/Sig/Gnd/Power/Sig/Gnd/Sig 十層板：信號順序 Sig/Gnd/Sig/Sig/Gnd/Gnd/Sig/Sig/Gnd/Sig(結構對稱) 十二層板：信號順序Sig/Gnd/Sig/Gnd/Sig/Gnd/Gnd/Sig/Gnd/Sig/Gnd/Sig 或參看：Altium Designer -- PCB 疊層設計

（5）總結

阻抗計算參數與阻抗影響關系：

1. ?H介質層厚度 ? ? H與Zo成正比，H值越大，Zo越大； 2. ?W1線寬 ?? W1與Zo成反比，W1值越大，Zo越小； 3. ?T 銅厚 ? ?? T與Zo成反比，T值越大，Zo越小； 4. ?Er 介電常數 ? ?? Er與Zo成反比，Er值越大，Zo越小； 5. ?S差動阻抗線間距 ? ? S與Zo成正比，S值越大，Zo越大；

主要通過下面的途徑對阻抗設計進行微調：

◆ 調整阻抗控制線寬、間距； ◆ 調整介質層厚度。

總結：

阻抗控制線寬、間距、疊層結構，這些是硬件工程師在 PCB 設計時設置的，一般制版時要求嚴格禁止修改PCB圖的任何東西的。至于介電常數、介質厚度、成品銅厚，這些是與材質有關，這就是PCB 加工廠家的事了。

總結

以上是生活随笔為你收集整理的Altium Designer -- 差分布线和阻抗匹配的全部內容，希望文章能夠幫你解決所遇到的問題。

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