本博文展示的操作基于Cadence 17.4，更早的版本基本操作應是一樣的，細節會略有不同，注意照葫蘆畫瓢。

1. 為什么PCB要位號重排

PCB位號重排的主要目的是方便在電路板調試時查找元器件，重排之后為保持原理圖與PCB一致，所以還需要將新位號反標回原理圖。

2. 位號重排前的準備

2.1 確認網表是最新的

確認當前PCB中使用的網表與原理圖是一致的，即使用的是最新版原理圖生成的網表，確認方法可以是將最新的網表再import一次。

2.2 確認布局布線、絲印調整等已經完成

因為位號重排是按照位置來的，所以應在所有元器件位號絲印全部排列好后再進行重排，推薦在出光繪之前進行重排，此時Display -> Status中顯示的當前布局布線狀態，應為3個0%，如下圖。

2.3 PCB重排前至少保存兩個設計文件副本

特別提醒，位號重排不可退回，如不小心重排設置錯誤，或者其它原因導致重排出錯，那么整個PCB基本是廢掉了，要重畫！！！
所以，強烈建議，

PCB重排前至少保存兩個設計文件副本！！！

PCB重排前至少保存兩個設計文件副本！！！

PCB重排前至少保存兩個設計文件副本！！！

很關鍵，講三遍。

3. 如何在Allegro進行位號重排

Allegro中具體的位號重排操作如下：

3.1 Logic -> Auto Rename Refdes -> Rename，打開Rename RefDes窗口。

3.2 點擊setup進入Rename RefDes的設置。

默認設置如下，需要更改。

3.3 位號重排相關設置如下，刪除方框中的內容，勾選Preserve current prefixes，其它保持默認，最后點擊close。

設置選項說明（不關心可不看，就按上圖設置即可）：

Layer：可選Top，Bottom 和 BOTH（默認），分別表示只重排頂層，底層 和 兩層都重排。

Directions for Top/Bottom Layer：設置重排方向，頂層默認方向從左到右，從上到下進行重排，底層默認方向從右到左，從上到下。

Reference Designator Format：位號樣式。

RefDes Prefix：位號前綴，默認為*，表示多種樣式。

Top Layer Identifier：頂層標識，默認為T，這時頂層位號前綴就會加上T，如原本的C1，變為CT1; R100變為RT100，推薦不添加標識。

Bottom Layer Identifier：底層標識，默認為B，同上。

Skip Character(s): 跳過字符，默認為IOQ，貌似意思是位號中包含的設定的字符就跳過不重排，實際試驗發現不是這個意思，例如設定C，應該包含C字符的不重排，但電容C還是被重排了，所以，這個選項好像沒什么用，保持默認即可。

Renaming Method：重排方式，可選Sequential（默認）/ Grid Based，表示按序號重排如C1，C2, … , C50；或者按格點重排（位號太長，通常不用）。

Preserve current prefixes：保留當前前綴，只在重排方式選Sequential時有效，務必勾選，否則，C、R、U這些前綴都會變為RE。

Refdes Digits：位號數字位數，可選從1~5，默認為1，表示C1；如果設置為2，C1會變為C01；設置為3，C1會變為C001。

3.4 設置完成后點擊Rename，執行重排位號操作，command窗口中會顯示執行進度與執行成功與否。

絕大部分情況我們都選擇Rename all components，即重排所有元器件，故這里不介紹如何只重排部分元器件。

Rename操作會生成Rename.log文本文件，用來指示重排的具體操作。

4. 如何將重排好的位號反標回原理圖

注意，反標之前，保存原理圖副本，反標操作易失敗。

下面介紹在Capture中反標的操作。

4.1 打開原理圖文件，選中左側File窗口下的*.dsn，然后點擊Tools -> Back Annotate（或者點擊工具欄上的Back Annotate圖標），打開反標界面。

4.2 反標界面需要執行兩個操作：一是指定重排好的PCB源文件即*.brd文件，二是指定此原理圖生成的網表文件路徑，然后，點擊確定 -> 彈出Design has been modified對話框，選擇是 -> 反標操作開始，左上角出現Process窗口 -> 反標完成。

注意：

1.據我猜測，反標的原理應該是：Capture軟件從*.brd文件中得到新元件位號，從自身原本生成的netlist中得到舊位號，兩者對比，軟件就知道應該如何進行反標了。

2.反標操作會生成*.swp文件（Backannotate窗口中的output），可用文本編輯器打開，此文件指示了反標具體的操作。此swp文件與PCB重排自動生成的Rename.log文件正好相反，但我們通常不關心這兩個文件，除非在反標的時候出錯了。

3.反標操作除了元器件位號從PCB傳回原理圖以外，PCB中的約束設置即Constraints也會傳回原理圖，并會生成約束對比報告，我們通常也不必關心它。

5.檢測反標回原理圖的位號是否正確

簡單的辦法是，用反標后的原理圖生成新的網表，然后在Allegro中import新網表，觀察Status，如果還是跟原來一樣的3個0%，就證明現在原理圖和PCB位號是同步的，反標成功了。

如果PCB中在導入新網表后出現飛線，此時Status也不會有3個0%，說明反標出錯了。拿之前保存的副本再按步驟試試。

如有錯漏，歡迎在評論區指出，謝謝！

總結

以上是生活随笔為你收集整理的Allegro中元器件位号重排并反标回原理图的全部內容，希望文章能夠幫你解決所遇到的問題。

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