systemverilog中的隨機化激勵

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中的隨機化激勵

SystemVerilog

謗璉蔥芯集成電路設謗公司 揚鑫泠謹俊揀競霧 菱宇聞

摘要：隨著集成電路的驗證工作日漸麓雜，對驗證的可靠性提出了越來越離的要求。傳統的驗證工作中

了利用隨祝純激勵瓣數烈提高驗證代碼的效率爭驗證可靠檻的重要姓。本文越刪癢為鑭，燜述了如

埔方法，以幫助讀者理解如何使用SystemVerilog高效率地完成復雜的譴計驗證。

關鍵字：VMMSystemVerilog激勵隨機化

1．前言 稅制，這使得符合規范的隧機化激勵組件熊夠很好

域氍多個設計間復用，這更進一步地提高了驗證工

隨著電路工藝設計技術的不斷發展，集成電路 作的效率和可靠性。

游逡輯設亍}變褥楚泉穗復雜，疆之對駿螽至工傳提出

了更高的要求。囊予投片(tip-out)的贊爝較高，程2．在驗證巾使用隧毫蓮純激獺

澍必要在投片前對芯片設計進行全面、可信的驗證，

Under

Test，

以盡量減少“設計——測試——投片——調試一 在驗證中，可以依照DUT(Design

發現Bug修改設計”這一流程的迭代次數。因此在 被測設計，以下籬稱DUT)的驗證要求來設計定向

爨裁毫臻芯1弩匏沒跨孛，尤其是復雜滋輟波詩中，對 懿激瓣，蒡對照DUT懿疆麓穗瘟，薅人王秘方法采

溯試工作的效率和可囂性提出了更高的簧求。 判斷設計是否正確。傻也可以使用隨機詫激赫來驅

在傳統的驗汪方法中，也有將激勵隨機化的方 動DUT，并使用特定的機制來完成響應的自檢測。

法，這樣可以用較少的測試代碼生成較岔、較全面的 利用隨機化來產生激勵可以看作一種近似的自

測試激勵。這些方法減少了人為因素的干擾，能有效 動他激勵產生，因為隨機純足夠長的對閹詹，所生成

堍挺蹇驗證翡l二終效率纛露豢鏊。 靜激瓣霹數覆蓋絕大郝分豹待驗涯舞洼。毽莛繾粹

的隧枧化激勵效率并不高，因為其中正確的，或是有

在SystemVerilog中，強調在驗證巾使糟可重用

的驗證IP，包括如何生成隨機化激勵。對于如何盡 意義的激勵只占很少一部分。必須使用一定的約束

可能地使用已有的驗征IP，以及編寫符合標準的可 條件限制隨機化的范嗣，從而產生大量隨機而有意

義的激融。

纛瘸驗證組件，SystemVerilog提供了一熬套的工痿

hRo：I／www．cicmag、Corn

萬方數據

3在SystemVeriIog中

使用隨機化激勵 相關的，提供了測試平臺對DUT的抽象和底層信號

連接。激勵生成器則是測試平臺中的激勵源，編寫適

當的激勵發生器，就能夠方便靈活地產生各種所需

SystemVerilog極大地擴展了驗證的編寫方式，

的激勵。

SystemVerilog引入了面向對象的概念，強調基于已

有驗證庫或驗證JP，按照面向對象的方法編寫可重

總結

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