第一章 基本概念

原碼：是最簡(jiǎn)單的機(jī)器數(shù)表示法。用最高位表示符號(hào)位，‘1’表示負(fù)號(hào)，‘0’表示正號(hào)。其他位存放該數(shù)的二進(jìn)制的絕對(duì)值。

反碼：正數(shù)的反碼還是等于原碼

負(fù)數(shù)的反碼就是他的原碼除符號(hào)位外，按位取反

補(bǔ)碼：正數(shù)的補(bǔ)碼等于他的原碼
負(fù)數(shù)的補(bǔ)碼等于反碼+1。
（這只是一種算補(bǔ)碼的方式，多數(shù)書對(duì)于補(bǔ)碼就是這句話）

余3碼：如余3碼是由每個(gè)8421碼加上3 （0011 ）后得到的，兩個(gè)余三碼相加時(shí)，結(jié)果需要修正，有進(jìn)位則加3，無(wú)進(jìn)位則減3。

格雷碼（循環(huán)碼）：若二進(jìn)制碼表示為: B[N-1]B[N-2]...B[2]B[1]B[0];

? 相應(yīng)地, 則二進(jìn)制格雷碼表示為: G[N-1]G[N-2]...G[2]G[1]G[0].

? 其中最高位保留: G[N-1] = B[N-1];

? 其他各位: G[i] = B[i+1] xor B[i]. (i = 0, 1, 2, ..., n-2)

奇偶校驗(yàn)碼：奇校驗(yàn):使信息位和校驗(yàn)位中“1”的個(gè)數(shù)共計(jì)為奇數(shù)
偶校驗(yàn):使信息位和校驗(yàn)位中“1”的個(gè)數(shù)共計(jì)為偶數(shù)

第二章 基本門電路

公式

$ A+BC = (A+B)(A+C) $

$ A + A*B = A $

$ A + A'*B = A +B $

$ AB + A*B' = A $

$ AB + A'C + BC = AB + A'C$

代入規(guī)則

一. 反演規(guī)則

(1) 將式中所有的“ . ”換成“+”，“+”換成“ . ”；

(2) 將所有的常量0換成1，1換成0；

(3) 將原變量換成反變量，反變量換成原變量，
即A→A' 、A'→A。

得到的新邏輯式即為Y'，這就是反演規(guī)則.

遵循兩個(gè)原則

(1) 遵守“先括號(hào)、然后乘、最后加”的運(yùn)算優(yōu)先次序；

(2) 不屬于單個(gè)變量上的非號(hào)保留不變。

二. 對(duì)偶規(guī)則

(1) 將式中所有的“ . ”換成“+”，“+”換成“ . ”；

(2) 將所有的常量0換成1，1換成0；

得到的新邏輯式定義為Y的對(duì)偶式，記為YD。

對(duì)偶規(guī)則性質(zhì)：對(duì)于兩個(gè)邏輯式Y(jié)1和Y2，若Y1 = Y2 ，則Y1D =Y2D。

最大項(xiàng)和最小項(xiàng)

最小項(xiàng)：同一邏輯函數(shù)的任意兩個(gè)最小項(xiàng)之積為0；
因?yàn)槿魏我环N變量取值都不可能使兩個(gè)不同最小項(xiàng)同時(shí)為1，故相“與”為0。即　$$mi · mj = 0 $$
相鄰最小項(xiàng)：在同一邏輯函數(shù)中，只有一個(gè)變量不同的兩個(gè)最小項(xiàng)稱為相鄰最小項(xiàng)。兩個(gè)相鄰最小項(xiàng) 之和可以合并成一項(xiàng)，并消去一對(duì)因子。

最大項(xiàng)：在n變量邏輯函數(shù)中，每個(gè)變量都參加，而且只能以原變量或者反變量形式出現(xiàn)一次所組成的 一個(gè)或項(xiàng)，稱為最大項(xiàng)，用M表示

邏輯函數(shù)表示方法

函數(shù)表達(dá)式：表達(dá)式化簡(jiǎn)

真值表

卡諾圖：卡諾圖化簡(jiǎn)

邏輯圖

波形圖

第三章

OC/OD門

當(dāng)A、B同時(shí)為高電平時(shí)TN導(dǎo)通，OD門輸出為低電平；當(dāng)A、B至少有一個(gè)為低電平時(shí)TN截止，輸出端懸空，稱為高阻狀態(tài)，用Z(或z)表示，只有將OD門的輸出端經(jīng)上拉電阻RL接到電源上才能輸出高電平，如上圖(a)所示。 $$ Y = (A*B)' $$

OC/OD門可用于不同邏輯電平器件間的接口電路、驅(qū)動(dòng)高電壓大電流負(fù)載以及實(shí)現(xiàn)“線與”邏輯等功能。

三態(tài)門

能夠輸出高電平、低電平和高阻三種狀態(tài)的門電路稱為三態(tài)門(Tri-state Gates)。三態(tài)門可以通過對(duì)普通門電路進(jìn)行改造獲得。

[EN' = 0 $$ $$ Y = A’
]

[EN' = 1 $$ $$高阻 Y = 高阻
]

第四章 組合邏輯電路

特點(diǎn)

功能： 任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來(lái)的狀態(tài)無(wú)關(guān)。

電路結(jié)構(gòu)： 基本組成單元是門電路，不含存儲(chǔ)電路，輸出和輸入之間無(wú)反饋

分析步驟

由邏輯電路圖寫出輸出的邏輯函數(shù)式；
對(duì)邏輯函數(shù)式進(jìn)行化簡(jiǎn)或變換；
列出真值表；
分析電路的邏輯功能。

編碼器

編碼器(Encoder)：能夠?qū)崿F(xiàn)編碼功能的電路
數(shù)字電路中常用的編碼器為二進(jìn)制編碼器，用于將2n個(gè)高、低電平信號(hào)編成n位二進(jìn)制代碼，因此命名為“2n線?n線”編碼器，框圖如下圖所示，其中I0~I2n-1為2n個(gè)高、低電平信號(hào)的輸入端，Y0~Yn-1為n位二進(jìn)制代碼輸出端。

譯碼器

譯碼器(Decoder)：將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的高、低電平信號(hào)輸出。
與二進(jìn)制編碼器相對(duì)應(yīng)，二進(jìn)制譯碼器命名為“n線?2n線”譯碼器。二進(jìn)制譯碼器的框圖如下圖所示，其中A0~An-1為n位二進(jìn)制數(shù)輸入，Y0~Y2n-1為2n個(gè)高、低電平輸出。

數(shù)據(jù)選擇器

數(shù)據(jù)選擇器通常是從2n路數(shù)據(jù)中根據(jù)n位地址碼的不同選擇一路輸出，故命名為“2n選一”數(shù)據(jù)選擇器。設(shè)2選一數(shù)據(jù)選擇器的兩路數(shù)據(jù)分別用D0、D1表示，地址碼用A0表示，輸出用Y表示，則Y=F(D0, D1, A0)。根據(jù)2選一數(shù)據(jù)選擇器的功能要求，可列出表4-12所示的真值表

[Y = D0 * A' + D1 * A
]

加法器

半加器：加法器不考慮來(lái)自低位的進(jìn)位信號(hào)。

全加器：加法器考慮來(lái)自低位的進(jìn)位信號(hào)。

競(jìng)爭(zhēng)?冒險(xiǎn)現(xiàn)象

競(jìng)爭(zhēng)：門電路的兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變的現(xiàn)象。

競(jìng)爭(zhēng)?冒險(xiǎn)：由于競(jìng)爭(zhēng)可能在電路的輸出端產(chǎn)生尖峰脈沖的現(xiàn)象

在輸入變量每次只有一個(gè)改變狀態(tài)的簡(jiǎn)單情況下，如果函數(shù)表達(dá)式中同時(shí)存在有A和A'，那么我們稱A為具有競(jìng)爭(zhēng)能力的變量。對(duì)于具有競(jìng)爭(zhēng)能力的變量，若將其余變量任意取值，函數(shù)表達(dá)式能夠轉(zhuǎn)化成Y=AA'或者Y=A+A'形式之一的，會(huì)發(fā)生競(jìng)爭(zhēng)?冒險(xiǎn)。

消除競(jìng)爭(zhēng)?冒險(xiǎn)的最好方法是采用不易產(chǎn)生競(jìng)爭(zhēng)?冒險(xiǎn)的同步電路結(jié)構(gòu)

第五章 鎖存器和觸發(fā)器

鎖存器/觸發(fā)器的基本特點(diǎn)：

(1) 具有兩個(gè)能自行保持的穩(wěn)定狀態(tài)，用來(lái)表示邏輯狀態(tài)的0和1，或二進(jìn)制數(shù)的0和1；
(2) 在觸發(fā)信號(hào)的操作下，根據(jù)不同的輸入信號(hào)可以置成0或1狀態(tài)。

鎖存器/觸發(fā)器的分類：

按照邏輯功能分類

SR鎖存器/觸發(fā)器
D鎖存器/觸發(fā)器
JK觸發(fā)器

按照動(dòng)作特點(diǎn)分類

門控鎖存器
脈沖觸發(fā)器
邊沿觸發(fā)器

按照存儲(chǔ)數(shù)據(jù)的原理分類

靜態(tài)觸發(fā)器：電路狀態(tài)自鎖
動(dòng)態(tài)觸發(fā)器：柵電容存儲(chǔ)電荷

鎖存器

將輸入信號(hào)作用前鎖存器所處的狀態(tài)定義為現(xiàn)態(tài)(Current State)，用Q表示，將輸入信號(hào)作用后鎖存器所處的狀態(tài)定義為次態(tài)(Next State)，用Q*表示。

基本鎖存器：由非門構(gòu)成

SR鎖存器：由與非門構(gòu)成，有輸入信號(hào)

(1) 當(dāng)SD‘=1、RD’=1時(shí)，鎖存器相當(dāng)于雙穩(wěn)電路，由反饋回路維持原來(lái)的狀態(tài)不變，Q=Q；
(2) 當(dāng)SD’=0、RD’=1時(shí)，Q=1，即在輸入信號(hào)SD’RD’=01的作用下，鎖存器的次態(tài)為1；
(3) 當(dāng)SD’=1、RD’=0時(shí)，Q=0，即在輸入信號(hào)SD’RD’=10的作用下，鎖存器的次態(tài)為0；
(4) 當(dāng)SD’=0、RD’=0時(shí)，Q和Q*’同時(shí)為1，是一種錯(cuò)誤的狀態(tài)！因此，對(duì)于由與非門構(gòu)成的SR鎖存器，在正常應(yīng)用的情況下，不允許SD’和RD’同時(shí)有效！

[Q*=(SD')'+RD'·Q=SD+RD'·Q
]

其中兩個(gè)輸入信號(hào)SD’和RD’應(yīng)滿足SD’+RD’=1的約束條件。

JK觸發(fā)器

由于S=J·Q'、R=K·Q，因此S·R=J·Q'·K·Q=0，所以JK觸發(fā)器對(duì)輸入信號(hào)J、K沒有限制

Q*=S+R'·Q=J·Q'+(K·Q)'·Q=J·Q'+K'·Q

J	K	Q*	功能說(shuō)明
0	0	Q	保持
0	1	0	置0
1	0	1	置1
1	1	Q'	翻轉(zhuǎn)

D觸發(fā)器

CLK	D	Q
↑	0	0
↑	1	1
其他	×	Q

T觸發(fā)器

如果將JK觸發(fā)器的兩個(gè)輸入端J、K相連，則當(dāng)J=K=0時(shí)保持，J=K=1翻轉(zhuǎn)。這種只具有保持和翻轉(zhuǎn)功能的觸發(fā)器稱為T觸發(fā)器

[Q*=Q'
]

第六章時(shí)序邏輯電路

特點(diǎn)

功能：任一時(shí)刻的輸出不但與該時(shí)刻的輸入信號(hào)有關(guān)，而且還與電路的狀態(tài)有關(guān)。

電路：包含組合電路和存儲(chǔ)電路兩部分，其中存儲(chǔ)電路是必不可少的；
存儲(chǔ)電路的輸出必須反饋到組合電路的輸入端，與組合電路的輸入一起決定時(shí)序邏輯電路的輸 出。

雖然輸出方程組、驅(qū)動(dòng)方程組和狀態(tài)方程組能夠系統(tǒng)地描述時(shí)序電路的功能，但并不直觀，所以還需要借助一些直觀形象的圖、表來(lái)描述時(shí)序電路的邏輯功能。常用的有狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖和時(shí)序圖三種。

同步時(shí)序邏輯電路分析的一般步驟是：
(1) 寫出輸出方程組和驅(qū)動(dòng)方程組；
(2) 求出狀態(tài)方程組；
將驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特性方程中，得到各觸發(fā)器次態(tài)的函數(shù)表達(dá)式—狀態(tài)方程；
(3) 列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖（或時(shí)序圖）；
(4) 確定邏輯功能。

第七章半導(dǎo)體存儲(chǔ)器

半導(dǎo)體存儲(chǔ)器按功能進(jìn)行劃分，分為只讀存儲(chǔ)器 (Read Only Memory, ROM)和隨機(jī)存取存儲(chǔ)器(Random Access Memory, RAM)兩大類。ROM一般用作程序存儲(chǔ)器。RAM一般用作數(shù)據(jù)存儲(chǔ)器

ROM分類

PROM(Programmable ROM)為可編程ROM，結(jié)構(gòu)與掩膜式ROM類似，只是在制造時(shí)每個(gè)存儲(chǔ)結(jié)點(diǎn)上的晶體管是通過熔絲接通的，如右圖所示，相當(dāng)于每個(gè)結(jié)點(diǎn)預(yù)存的數(shù)據(jù)全部為1。
EPROM（Erasable PROM）為可擦除PROM，存儲(chǔ)結(jié)點(diǎn)采用浮柵MOS管存儲(chǔ)數(shù)據(jù)。EPROM的編程（寫入）需要使用能夠產(chǎn)生高壓脈沖信號(hào)的編程器完成，擦除需要在能夠產(chǎn)生紫外線的擦除器中進(jìn)行，擦除時(shí)間約需20~30min。
E2PROM(Electrically EPROM)為電可擦除EPROM，存儲(chǔ)結(jié)點(diǎn)采用Flotox MOS管存儲(chǔ)數(shù)據(jù)。E2PROM擦/寫需要使用能夠產(chǎn)生高壓脈沖信號(hào)的編程器完成，擦/寫時(shí)間較長(zhǎng)。
快閃存儲(chǔ)器(Flash EPROM)簡(jiǎn)稱閃存，是從EPROM和E2PROM發(fā)展而來(lái)的只讀存儲(chǔ)器，存儲(chǔ)結(jié)點(diǎn)采用疊柵MOS管存儲(chǔ)數(shù)據(jù)。閃存以其集成度高，成本低和使用方便等優(yōu)點(diǎn)，成為U盤、SD卡等大容量存儲(chǔ)器的主流產(chǎn)品。

RAM分類

SRAM用鎖存器存儲(chǔ)數(shù)據(jù)，存儲(chǔ)結(jié)點(diǎn)的結(jié)構(gòu)和符號(hào)如下圖所示。當(dāng)SEL’和WR’均有效時(shí)，門控鎖存器的時(shí)鐘C1為高電平，這時(shí)鎖存器打開而處于“透明”狀態(tài)；當(dāng)SEL’和WR’任意一個(gè)無(wú)效時(shí)，鎖存器關(guān)閉而保存數(shù)據(jù)，所以靜態(tài)RAM存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)是鎖存器關(guān)閉瞬間的輸入數(shù)據(jù)。
DRAM是利用MOS管柵極電容可以存儲(chǔ)電荷的原理而實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。由于DRAM存儲(chǔ)結(jié)點(diǎn)的結(jié)構(gòu)非常簡(jiǎn)單，因此集成度很高，主要用于需要大量存儲(chǔ)數(shù)據(jù)的場(chǎng)合。但由于MOS管的柵極電容極小而且有漏電流存在，電荷不能長(zhǎng)期保存，所以在使用DRAM時(shí)需要定時(shí)刷新(Refresh)補(bǔ)充電荷以避免數(shù)據(jù)丟失。

擴(kuò)展存儲(chǔ)單元的數(shù)量稱為字?jǐn)U展，擴(kuò)展存儲(chǔ)單元的位數(shù)稱為位擴(kuò)展。當(dāng)存儲(chǔ)單元數(shù)和位數(shù)都不能滿足要求時(shí)，一般先進(jìn)行位擴(kuò)展，再進(jìn)行字?jǐn)U展。

第九章 數(shù)模和模數(shù)轉(zhuǎn)換器

把數(shù)字量轉(zhuǎn)換成模擬量的過程稱為數(shù)模轉(zhuǎn)換或D/A轉(zhuǎn)換，能夠完成數(shù)模轉(zhuǎn)換的電路或器件稱為數(shù)模轉(zhuǎn)換器或D/A轉(zhuǎn)換器，簡(jiǎn)稱DAC(Digital to Analog Converter)。

[Vlsr/Vfsr = 1/(2^n - 1)
]

[V0 =- (Vref/2^n)Dn
]

轉(zhuǎn)換時(shí)間：$$ t=(n+2)*T$$

參考

參考例題

題目

1.設(shè)存儲(chǔ)器的起始地址為0，2K×1的存儲(chǔ)系統(tǒng)的最高地址為（ 07FFH ）

方法：換算為十六進(jìn)制，然后減1。

總結(jié)

以上是生活随笔為你收集整理的数字电路复习的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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