1、同步電路和異步電路的區(qū)別是什么？(仕蘭微電子)

2、什么是同步邏輯和異步邏輯？(漢王筆試)

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。

電路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開(kāi)始”和“完成”信號(hào)使之同步。由于異步電路具有下列優(yōu)點(diǎn)--無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性--因此近年來(lái)對(duì)異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計(jì)，也開(kāi)始采用異步電路設(shè)計(jì)。

異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫控制信號(hào)脈沖，其邏輯輸出與任何時(shí)鐘信號(hào)都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘ＣＬＫ，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。

3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？(漢王筆試)

線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)(漏極或者集電極開(kāi)路)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門，同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。(線或則是下拉電阻)

4、什么是Setup和Holdup時(shí)間？(漢王筆試)

5、setup和holdup時(shí)間,區(qū)別.(南山之橋)

6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。(未知)

7、解釋setup和hold time violation，畫圖說(shuō)明，并說(shuō)明解決辦法。(威盛VIA

2003.11.06上海筆試試題)

Setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)

metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。(仕蘭微

電子)

9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？(漢王筆試)

在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？(漢王筆試)

常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之

間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需

要在輸出端口加一上拉電阻接到5V或者12V。

cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.

ttl的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

用cmos可直接驅(qū)動(dòng)ttl;加上拉后,ttl可驅(qū)動(dòng)cmos.

11、如何解決亞穩(wěn)態(tài)。(飛利浦－大唐筆試)

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

解決方法：

1降低系統(tǒng)時(shí)鐘

2用反應(yīng)更快的FF

3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播

4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)

關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。

12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。(南山之橋)

同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

13、MOORE與MEELEY狀態(tài)機(jī)的特征。(南山之橋)

Moo re狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化. Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān),這

14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。(南山之橋)

不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用FIFO,雙口RAM，握手信號(hào)等。

跨時(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。

15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。(飛利浦－大唐筆試)

Delay < period - setup–hold

16、時(shí)鐘周期為T,觸發(fā)器D1的寄存器到輸出時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。(華

為)

T3setup>T+T2max,T3hold>T1min+T2min

17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決

定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。(威盛VIA 2003.11.06上海筆試試題)

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay;

18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA 2003.11.06上海筆試試題)

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；

19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing。(威盛VIA

2003.11.06上海筆試試題)

關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。

20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，

使得輸出依賴于關(guān)鍵路徑。(未知)

21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)

點(diǎn))，全加器等等。(未知)

22、卡諾圖寫出邏輯表達(dá)使。(威盛VIA 2003.11.06上海筆試試題)

23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

卡諾圖化簡(jiǎn)：一般是四輸入，記住00 01 11 10順序，

0?1?3?2

4?5?7?6

12 13 15 14

8?9?11 10

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the

operation region of PMOS and NMOS for each segment of the transfer curve?(威

盛筆試題circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of PMOS and NMOS and explain?

26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？(仕蘭微電子)

和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(zhǎng)比，使之對(duì)稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等

27、用mos管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time)。(威盛筆試題circuit design-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。(Infineon筆

試)

30、畫出CMOS的圖，畫出tow-to-one mux gate。(威盛VIA 2003.11.06上海筆試試題)

31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦－大唐筆試)

input a,b;

output c;

assign c=a?(~b):(b);

32、畫出Y=A*B+C的cmos電路圖。(科廣試題)

33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦－大唐筆試)

34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。(仕蘭微電子)

以上均為畫COMS電路圖，實(shí)現(xiàn)一給定的邏輯表達(dá)式，

。

35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'。(未知)

x,y作為4選1的數(shù)據(jù)選擇輸入，四個(gè)數(shù)據(jù)輸入端分別是z或者z的反相，0，1

36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化

簡(jiǎn))。

化成最小項(xiàng)之和的形式后根據(jù)~(~(A*B)*(~(C*D)))=AB+CD

37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。

(Infineon筆試)

思路：得出邏輯表達(dá)式，然后根據(jù)輸入計(jì)算輸出

38、為了實(shí)現(xiàn)邏輯(A XOR B)OR(C AND D)，請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什

么？1)INV2)AND3)OR4)NAND5)NOR6)XOR?答案：NAND(未知)

39、用與非門等設(shè)計(jì)全加法器。(華為)

40、給出兩個(gè)門電路讓你分析異同。(華為)

41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…(仕蘭微電子)

寫邏輯表達(dá)式，然后化簡(jiǎn)

42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0

總結(jié)

以上是生活随笔為你收集整理的当p.1引脚的电平正跳变c语言程序,数字电路笔试题目1的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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