• 完成課本例題4.12，進行綜合和仿真（包括功能仿真和時序仿真），查看仿真結果，將Verilog代碼和仿真波形圖整理入實驗報告。

功能文件：

module shiyan1(out,reset,clk);

input reset,clk;

output reg[3:0] out;

always @(posedge clk)

begin

if(reset)

out<=0;

else

out<=out+1;

end

endmodule

測試文件

`timescale 1ns/1ns

?

module test2();

reg clk,reset;

wire[3:0] out;

parameter DELY=100;

shiyan1 U1(out,reset,clk);

always #(DELY/2) clk=~clk;

initial

begin clk =0;reset=0;

#DELY reset=1;

#DELY reset=0;

#(DELY*20) $finish;

end

initial $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out);

endmodule

?

• 課后習題4.1，用Verilog設計一個8位加法器，進行功能仿真，查看綜合和仿真結果，將Verilog代碼和仿真波形圖整理入實驗報告。

功能代碼:

module a(a,b,ci,sum,co);

input [7:0] a,b;

input ci;

output [7:0] sum;

output co;

reg ?sum,co;

assign {co,sum}=a+b+ci;

Endmodule

?

測試代碼:

`timescale 1ns/1ns

?

module test5();

reg[7:0] a,b;

reg ci;

wire[7:0] sum;

wire co;

integer i,j;

a U4(a,b,ci,sum,co);

always #10 ci=~ci;

initial begin ?a=0;b=0;ci=0;

for(i=1;i<16;i=i+1)

#10 a=i;

end

initial

begin ?for(j=1;j<16;j=j+1)

#10 b=j;

end ?

initial

begin ?

#160 $finish;

end

Endmodule

?

總結

以上是生活随笔為你收集整理的Verilog HDL语言设计计数器+加法器的全部內容，希望文章能夠幫你解決所遇到的問題。

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