時序路徑分析是STA中非常重要的一個部分，任何一條時序路徑都是由下面的三條路徑構成的：

• 源時鐘路徑（source clock path）
• 數據路徑（data path）
• 目標時鐘路徑 （destination clock paths）

當設計較為簡單，不涉及多時鐘域的情況下，destination clock也來自于source clock。由source clock發起的數據啟動時鐘邊沿我們稱之為launch edge,反之由destination clock產生的捕獲數據時鐘沿稱之為capture edge。

在了解了這些基礎知識后我們就可以開始進行建立時間分析和保持時間分析了（setup and hold analysis）。

setup and hold analysis中有一個重要的參數slack （俺不知道這個中文怎么翻譯，松弛度量？),slack指的就是數據需要的時間和數據到達時間之間的差值，當setup slack和hold slack均為正數的時候，說明滿足FF的時序要求，數據能夠在兩個FF之間安全的傳輸，而不會產生亞穩態現象。

Setup check

為了簡單起見，這里分析單條時鐘路徑，如下圖所示：

數據在第一個時鐘周期從FF1發送出去并第二個時鐘周期被FF2捕獲，這里的Data Arrival Time即時鐘launch edge的時間T_launch，也就是時鐘到達FF1的C端口需要的時間，加上源時鐘的路徑延遲，即C到Q端需要的時間T_Clk2Q,在加上數據的傳播延遲T_DataPath:

Data Require Time即CLK到達FF2所需要的時間T_capture加上1CLK_period的時間，在減去FF2的建立時間T_setup:

此時的Setup slack只要滿足：

即可滿足Setup Check。

Hold check

同樣的，數據在到達后需要保持一段時間，即在捕獲沿有效后保存一段時間，由上圖可知，

Data Arrival Time是和之前相同的，這里的Data Require Time 為捕獲沿的延時T_capture 加上 FF2的保持時間T_hold:

此時要保證時序要求需要滿足：

至于 Recover和Removal Check和上面的setup and hold check類似，不同之處在于其同樣適用于異步復位和清零信號。

參考文獻

[1]劉峰. 集成電路靜態時序分析與建模[M]. 機械工業出版社, 2016.

[2] ug903-vivado-using-constraints

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總結

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