異步復位設計中的亞穩態問題及其解決方案田志明，楊軍，羅嵐（東南大學國家專用集成電路系統工程技術研究中心，南京 210096）
摘 要：盡管異步復位是一種安全可靠復位電路的方法，但如果處理不當的話，異步復位釋放可能會導致亞穩態（metastability）的問題。本文分析了這個問題產生的原因和后果，給出了一種可能的解決方案，在設計中加入復位同步器邏輯和復位分配緩沖樹。這種方法綜合了同步復位設計與異步復位設計的優點，解決了異步復位設計中的亞穩態問題。
關鍵詞：異步復位；亞穩態；平均無故障時間
1 引言
復位的問題是ASIC設計中一個基本而又重要的問題。設計者可以選擇采用同步復位或是異步復位。同步復位將綜合出輕音樂上的觸發器，對設計門數有所節約，對基本周期的仿真器來說，在同步復位下工作要容易得多[3]；同步復位中，時鐘起到了過濾復位信號小毛刺的作用。然而，同步復位需要一個脈寬沿展器來保證復位信號有一定脈沖寬度，以確保時鐘的有效沿能采樣到[6]；設計者必須既使用悲觀的仿真器對比樂觀的仿真器，在仿真的過程中，復位信號有可能會被X態掩蓋；如果ASIC或FPGA含有內部三態總線，為防止內部三態總線在芯片加電時的競爭，同步復位的芯片必須有一個上電異步復位[2]。而這些又是異步復位的優勢，異步復位最大的優點是，數據通路就可以不依賴于時鐘而確保清潔可控。

然而，異步復位也有其固有的缺陷。異步復位設計的DFT（可測性設計）與STA（靜態時序分析）的復雜性要高于同步復位設計；但異步復位中最嚴重的問題是，如果異步復位信號在觸發器時鐘有效沿附近“釋放”（復位信號從有效變為無效）的話，可能會導致觸發器輸出的亞穩態[1]。本文分析了這個問題產生的原因和后果，給出了一種可能的解決方案。
2 異步復位的問題
許多設計者使用異步復位是因為喜歡這樣的想法，通過復位將他們的電路完全置于一種可控的狀態。然而很多設計者僅僅只是使用異步復位，忽略了可能產生的問題。他們在可控的仿真環境下進行復位測試，一切工作正常，然而真實的系統卻會間歇性的出錯。設計者常常低估了真實系統中（不可控環境）的復位信號“釋放”問題。而這個問題可能導致芯片進入未知的亞穩態，從而讓所有的復位都失效。
2.1 亞穩態產生與影響
如圖1所示，trecovery(recovery time)指的是原本有效的異步復位信號釋放（對低電平有效的復位來說就是上跳沿）與緊跟其后的第一個時鐘有效沿之間所必須的最小時間。tremoval(removal time)指的是時鐘有效沿與緊跟其后的原本有效的異步復位信號變得無效之間所必須的最小時間。如果異步復位信號的上跳沿（以低電平有效為例）落在trecovery與tremoval的窗口之內，觸發器的輸出端的值將是不確定的，可能是高電平，可能是低電平，可能處于高低電平之間，也可能處于震蕩狀態），并且在未知的時刻會固定到高電平或低電平。這種狀態就稱為亞穩態。反映到仿真模型中，輸出端的值是不定態X。圖中tclk-q是觸發器時鐘端到Q端的延時，tMET是保證亞穩態不傳播到下一級所允許的亞穩態持續的最大時間。
在同步復位的電路中，不存在上述問題。而在異步電路中，因為外部的復位信號和內部的時鐘之間是毫無時間關系的，因此recovery/removal沖突是必然的，亞穩態必定會發生。當一個信號被寄存器鎖存時，如果數據信號和時鐘之間不滿足setup/hold時間，輸出端也會出現亞穩態，這不在本文的討論范圍之內[4]。
亞穩態對電路的邏輯功能的影響是明顯的。亞穩態對電路還有物理上的影響。在CMOS的工藝中，晶體管只有在輸出翻轉時才會處于導通狀態，有較大的導通電流，在輸入穩定在高電平或低電平時，晶體管是不導通的，此時只有很小的漏電流。因為亞穩態的電平可能處于高低電平之間，因此會使得后一級的晶體管處于導通狀態，消耗大量能量。
2.2 亞穩態的評估
出現亞穩態的平均時間常用平均無故障時間MTBF（Mean Time Between Failures）來表示[5]：
對單個觸發器的MTBF由以下公式給出：

式中，tMET是保證亞穩態不傳播到下一級所允許的亞穩態持續的最大時間；C1和C2是與觸發器性質有關的常數；fCLOCK是時鐘頻率；fRESET是異步復位信號的變換頻率；由式（1）可見MTBF對tMET的變化非常敏感，在典型的情況下MTBF是以年為單位的[4]。


異步復位設計中的亞穩態問題及其解決方案 來自: 書簽論文網www.shu1000.com?　
式（1）估計得出的結果只是對單個觸發器而言。如果采用如圖2所示的異步復位設計，沒有任何防止亞穩態的措施，情況將會怎樣呢？?
假設整個ASIC中有N個異步復位的觸發器，每個觸發器的復位信號都是與時鐘信號異步，那么每個觸發器的MTBF都由式（1）得出，則整個芯片的平均無故障時間MTBFC將是：

以現在芯片的集成度，一個設計中可能包括上百萬個觸發器，即N-106，MTBF。將以秒為單位。可見采用如圖2所示的異步復位，而不采取任何措施的話，亞穩態的影響將非常大。
3 問題的解決
如前所述，同步電路中的亞穩態完全可以避免。異步電路中的亞穩態無法回避，只能力求將影響降到可容忍的范圍內。解決這個問題的方法是采用如圖3所示的復位同步電路。?
論文異步復位設計中的亞穩態問題及其解決方案來自?

在如圖3所示，第一級主復位觸發器數據端輸入綁定在高電平，隨著異步復位信號的撤銷，輸入端的時鐘采樣被允許，輸出端再輸出到第二級主復位觸發器，再經過一級時鐘同步，得到一個主復位信號masterrst_n。主復位信號再通過復位分配緩沖樹到達設計中的各個目的寄存器與觸發器。
為什么圖3所示的同步器電路能解決異步復位的問題呢？這歸結于以下兩點：①復位同步器的使用將異步復位信號變成與時鐘同步的復位信號，同時使用兩級觸發器組成復位同步器又使得同步器本身發生亞穩態的可能大大減少；②復位分配緩沖樹的使用糾正了主復位信號傳播到各目的觸發器的傳播延時差異，保證復位信號傳播的一致；
3.1 復位同步器
復位同步器的作用是產生一個穩定的與時鐘同步的復位信號。要得到與時鐘同步的信號不難，關鍵在于如何保證信號的穩定，即確保亞穩態的影響降到可容忍的地步。這就是采用兩級觸發器組成同步器的原因，下面將兩級觸發器的亞穩態進行評估。
一級觸發器的平均無故障時間，記為MTBF（1），已經由式（1）得出，對于兩級觸發器，具體的方法就是采用如圖3所示的兩級觸發器設計。兩級觸發器的平均無故障時間MTBF（2）為：

所以，第二級寄存器的平均無故障時間為：

顯然MTBF（2）遠大于MTBF（1），如前所述，MTBF（1）以年為單位，若MTBF（1）為100a，則MTBF（2）大約為10 000a。實際上如果一個產品要量產的話MTBF必須足夠的大[4]。而采用兩級觸發器組成的復位同步器基本上將亞穩態問題降到了可以容忍的地步。
3.2 復位分配緩沖樹
如圖3所示，經由復位同步器產生出來的信號（主復位信號masterrst_n）已經是于時鐘同步的信號了。但如何確保它到達芯片中的各個目的觸發器時仍能保持與時鐘的同步而不至產生亞穩態呢？這就需要復位分配緩沖樹來保證。
復位分配緩沖樹（或稱復位樹）與時鐘樹類似，除了增加驅動能力之外，主要目的在于平衡各個觸發器復位端節點間的路徑延。但與時鐘信號相比，復位信號之間的延時差（skew）不是很嚴格，只要主復位信號的延遲足夠短，使得復位信號在一個時鐘周期之內傳播到所有的負載端，就滿足各個目標寄存器和觸發器的恢復時間。
通過復位樹保證設計內部除了主觸發器之外的所有觸發器的正確復位，因而整個芯片的平均無故障時間，

對比式（2），可以看出芯片的平均無故障時間大大減少了，故障的發生率降到了可以容忍的地步。
3.3 實例
在我們最近設計的一塊嵌入式微處理器芯片中就采用了如上所述的異步復位策略，如圖4所示。值得注意的是主觸發器的時鐘并沒有直接引入時鐘樹根部的時鐘，而是采用了稍后的時鐘。這樣做的目的是為了讓主復位信號能夠盡快的到達設計中的各個節點，易于保證其在一個時鐘周期內完成[1]。?
4 結論


異步復位設計中的亞穩態問題及其解決方案 來自: 書簽論文網www.shu1000.com?　
盡管異步復位是一種理想復位電路的方法，但如果處理不當的話，異步復位設計中亞穩態問題將會非常嚴重。一種有效的使用異步復位設計的方法是，在設計中加入復位同步器與復位緩沖樹。這種方法綜合了同步復位設計與異步復位設計的優點，既實現了異步復位又將亞穩態的影響減小到了可容忍的地步，從而確保了正常的設計功能。

再來一個簡單點的

亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。

解決方法： 1 降低系統時鐘頻率 2 用反應更快的FF 3 引入同步機制，防止亞穩態傳播 4 改善時鐘質量，用邊沿變化快速的時鐘信號關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。亞穩態寄存用d只是一個辦法，有時候通過not，buf等都能達到信號過濾的效果

轉載于:https://www.cnblogs.com/fpga/archive/2009/09/19/1570036.html

總結

以上是生活随笔為你收集整理的异步复位设计中的亚稳态问题及其解决方案的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。