reg类型变量综合电路_Verilog中reg型变量的综合效果（待补充）
生活随笔
收集整理的這篇文章主要介紹了
reg类型变量综合电路_Verilog中reg型变量的综合效果（待补充）
小編覺得挺不錯的,現(xiàn)在分享給大家,幫大家做個參考.
在Verilog中最常用的兩種數(shù)據(jù)類型是wire和reg，一般來說，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實現(xiàn)，而reg型指定的數(shù)據(jù)不一定用寄存器實現(xiàn)。也就是說reg型數(shù)據(jù)不一定綜合成寄存器。下面的例子中將輸出信號Dout定義為reg型，但是綜合與實現(xiàn)結果卻沒有使用FF，該電路是一個純組合邏輯設計。
module reg_cmd(
input Reset,
input CS,
input [7:0] Din,
input [1:0] Addr,
output reg[1:0] Dout
);
always@(Reset or CS or Addr or Din)
if(Reset)
Dout=0;
else if(!CS)
begin
case(Addr)
2'b00:Dout=Din[1:0];
2'b01:Dout=Din[3:2];
2'b10:Dout=Din[5:4];
default:Dout=Din[7:6];
endcase
end
else
Dout=2'bzz;
endmodule
如圖所示綜合結果為純組合邏輯，沒有用到FF。
總結
以上是生活随笔為你收集整理的reg类型变量综合电路_Verilog中reg型变量的综合效果（待补充）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。
- 上一篇： java在画布上画出变量_急..JAVA
- 下一篇： java 程序输出 赵_编写一个完整的J