上一篇Linux下Verilog仿真過程（一）已經(jīng)介紹了Verilog基本仿真問題

只不過仿真結(jié)果輸出只是簡單輸出，不是很形象。

下面看一下“gui(圖形用戶界面)”的仿真結(jié)果。

1》運(yùn)行生成的simv文件，如下：

出現(xiàn)如下gui界面

2》添加“watch”變量，即添加要監(jiān)視變量

如圖中1，選中要監(jiān)視的變量，右鍵-->Add To Watches-->Recent (New View) ,即可將變量添加到監(jiān)視中。

如下

3》指定運(yùn)行時(shí)間 ，如下圖中標(biāo)號1的位置，輸入仿真時(shí)間，如50ns.

并點(diǎn)擊運(yùn)行（標(biāo)號2的位置），如下圖所示：

運(yùn)行結(jié)果為如下：

用gui可以更直觀，斷點(diǎn)執(zhí)行等功能，有很多功能可以慢慢發(fā)現(xiàn)。。。。

總結(jié)

以上是生活随笔為你收集整理的Linux下Verilog仿真过程（二）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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