cadence遇到的问题(持续更新)
1、畫了DB9的封裝，共十一個焊盤，其中兩個是機械焊盤，在繪制PCB板時，想要將其接地，但無法連接，如圖所示
因為是機械焊盤，所以無法用更改logic的方法進行網絡更改，現在只發現一個辦法，就是更改封裝，然后更新到PCB板中。
2、PCB覆銅后有邊界線
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display->Color/Visibility，在打開的對話框里找到stack-up->Conductor->Boundray和stack-up->Non-Conductor->Boundray，將其中的選項取消，就可以隱藏了。
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3、在allegro中刪除元件，提示“Selected item not valid for current operation, ignored: Pin "U*.161"”
?解決方法：按control+D進入刪除模式，再點擊想要刪除的元件即可。
4、利用向導畫封裝，提示
Performing DRC...
No DRC errors detected.
E- (SPMHA1-70): Pin is outside of the extents.
E- *Error* axlDBGetPad: argument #1 should be any user-defined (other) type (type template = "ogg") - nil
這是由于參數設置錯誤，比如SOIC封裝的芯片，左右兩排的引腳間距大于芯片的寬度，總結起來就是一句話，重新檢查芯片的各項參數。
5、如何分割覆銅？
選擇LINE，在options中選擇Anti Etch，選擇對應的板層，設置對應的選項，主要是設置線寬Line width，這個值決定了兩個覆銅之間的間距，電壓差不大時可以設置為15~20mil即可，之后按照自己所需劃出區域。然后在Edit->Split Plane->Parameters中設置需要的參數，在同選項卡中選擇creat，分割之后選擇對應的網絡即可。
6、如何改變鋪銅的透明度，讓走線更加清晰？
在allegro的菜單欄，顯示選項卡”display->color/visibility“，在彈出的”color dialog“窗口中選擇”display“，在"openGL"中選擇”shapes transparecy“，左右調節，找到最適合的透明度，選擇OK即可。
轉載于:https://www.cnblogs.com/ARM-LINUX-WANG/p/3504647.html
總結
以上是生活随笔為你收集整理的cadence遇到的问题(持续更新)的全部內容，希望文章能夠幫你解決所遇到的問題。
