引言

除法器在FPGA里怎么實現呢？當然不是讓用“/”和“%”實現。

在Verilog HDL語言中雖然有除的運算指令，但是除運算符中的除數必須是2的冪，因此無法實現除數為任意整數的除法，很大程度上限制了它的使用領域。并且多數綜合工具對于除運算指令不能綜合出令人滿意的結果，有些甚至不能給予綜合。即使可以綜合，也需要比較多的資源。對于這種情況，一般使用相應的算法來實現除法，分為兩類，基于減法操作和基于乘法操作的算法。

2.1 實現算法

基于減法的除法器的算法：

對于32的無符號除法，被除數a除以除數b，他們的商和余數一定不會超過32位。首先將a轉換成高32位為0，低32位為a的temp_a。把b轉換成高32位為b，低32位為0的temp_b。在每個周期開始時，先將temp_a左移一位，末尾補0，然后與b比較，是否大于b，是則temp_a減去temp_b將且加上1，否則繼續往下執行。上面的移位、比較和減法(視具體情況而定)要執行32次，執行結束后temp_a的高32位即為余數，低32位即為商。

2.2 verilog HDL代碼

/*

* module:div_rill

* file name:div_rill.v

* syn:yes

* author:network

* modify:rill

* date:2012-09-07

*/

module div_rill

(

input[31:0] a,

input[31:0] b,

output reg [31:0] yshang,

output reg [31:0] yyushu

);

reg[31:0] tempa;

reg[31:0] tempb;

reg[63:0] temp_a;

reg[63:0] temp_b;

integer i;

always @(a or b)

begin

tempa <= a;

tempb <= b;

end

always @(tempa or tempb)

begin

temp_a = {32'h00000000,tempa};

temp_b = {tempb,32'h00000000};

for(i = 0;i < 32;i = i + 1)

begin

temp_a = {temp_a[62:0],1'b0};

if(temp_a[63:32] >= tempb)

temp_a = temp_a - temp_b + 1'b1;

else

temp_a = temp_a;

end

yshang <= temp_a[31:0];

yyushu <= temp_a[63:32];

end

endmodule

/*************** EOF ******************/

2.3 testbench代碼

/*

* module:div_rill_tb

* file name:div_rill_tb.v

* syn:no

* author:rill

* date:2012-09-07

*/

`timescale 1ns/1ns

module div_rill_tb;

reg [31:0] a;

reg [31:0] b;

wire [31:0] yshang;

wire [31:0] yyushu;

initial

begin

#10 a = $random()%10000;

b = $random()%1000;

#100 a = $random()%1000;

b = $random()%100;

#100 a = $random()%100;

b = $random()%10;

#1000 $stop;

end

div_rill DIV_RILL

(

.a (a),

.b (b),

.yshang (yshang),

.yyushu (yyushu)

);

endmodule

/******** EOF ******************/

2.4 仿真結果

2.5 改進

1，將組合邏輯改成時序邏輯，用32個clk實現計算。

2，計算位寬可以配置，具有擴展性。

附錄：算法推倒(非原創)：

假設4bit的兩數相除 a/b，商和余數最多只有4位 (假設1101/0010也就是13除以2得6余1)

我們先自己做二進制除法，則首先看a的MSB，若比除數小則看前兩位，大則減除數，然后看余數，以此類推直到最后看到LSB；而上述算法道理一樣，a左移進前四位目的就在于從a本身的MSB開始看起，移4次則是看到LSB為止，期間若比除數大，則減去除數，注意減完以后正是此時所剩的余數。而商呢則加到了這個數的末尾，因為只要比除數大，商就是1，而商0則是直接左移了，因為會自動補0。這里比較巧因為商可以隨此時的a繼續左移，然后新的商會繼續加到末尾。經過比對會發現移4位后左右兩邊分別就是余數和商。

畫個簡單的圖：

總結

以上是生活随笔為你收集整理的二进制除法移位相减_verilog移位相减实现除法（转载）的全部內容，希望文章能夠幫你解決所遇到的問題。

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