緒論

在一些應(yīng)用中，兩個(gè)電路模塊交界處，一個(gè)電路模塊的輸出數(shù)據(jù)位寬大于另一個(gè)模塊的輸入數(shù)據(jù)位寬，此時(shí)需要進(jìn)行數(shù)據(jù)轉(zhuǎn)換。例如，在SATA控制器中，內(nèi)部數(shù)據(jù)位寬為32比特，但是與外部物理收發(fā)器PHY的接口通常為16比特或8比特。同樣的，從PHY接收到的數(shù)據(jù)也是16比特或8比特，數(shù)據(jù)交給控制器后，在其內(nèi)部使用之前轉(zhuǎn)換為32比特。下面將介紹進(jìn)行數(shù)據(jù)寬度轉(zhuǎn)換的電路，電路中沒有使用FIFO，是通過時(shí)鐘分頻與倍頻實(shí)現(xiàn)數(shù)據(jù)位寬轉(zhuǎn)換和傳輸?shù)摹?/p>

由寬到窄數(shù)據(jù)轉(zhuǎn)換

圖6.30是位寬由寬變窄時(shí)的示意圖。6.31是數(shù)據(jù)轉(zhuǎn)換波形示意圖。

電路模塊B的工作時(shí)鐘為clk2x,在電路模塊A中將其二分頻得到clklX。clk1x與clk2x之間有一個(gè)同定的相位 差。根據(jù)圖6.30和圖6.31,具體的數(shù)據(jù)傳輸過程如下：

• clklx下方的數(shù)據(jù)datain[31:0]經(jīng)過clk2x采樣產(chǎn)生datain_sync[31:0]，由于clk1x在相位上滯后于clk2x且二者為同步時(shí)鐘，因此數(shù)據(jù)從時(shí)鐘域clklx傳遞到時(shí)鐘域clk2x時(shí)不會(huì)存在問題；

• 在clk2x時(shí)鐘域內(nèi)，當(dāng)clklx為0時(shí)，使用clk2x選擇datain_sync的低16比特,當(dāng)clklx為1時(shí)，選擇datain_sync的高16比特；

• 完成數(shù)據(jù)變換，最終輸出dataout_clk2x[15:0]。

代碼及仿真結(jié)果如下。

module?wide_to_narrow (clk2x, clklx, datain, dataout_clk2x);input???clk2x; input???clklx; input?[31:?0]???datain; output?[15:?0]???dataout_clk2x; //***************************************reg?[31:0]????datain_sync; reg?[15:0]??dataout_clk2x; wire?[15:0]??dataout_clk2x_nxt;//?Flop?the?data?first?with?clk2x.?Reset?is?not?required?as?it?is?a?datapath?and //?default?(reset)?value?of?the?flops?are?don’t?care. //***************************************always?@(posedge?clk2x) begindatain_sync?<-?datain; end//?Select?the?lower?and?upper?halves?from?datain_sync //***************************************assign?dataout_clk2x_nxt?=?!clk?1?x???datain_sync[15:0]?:datain_sync[31:16];//?Flop?the?selected?16?bit?data?with?clk2x?and?drive?out //***************************************always?@(posedge?clk2x) begindataout_clk2x?<=?dataout_clk2x_nxt; endendmodule

由窄到寬數(shù)據(jù)轉(zhuǎn)換

圖6.32和圖6.33是實(shí)現(xiàn)由窄到寬數(shù)據(jù)轉(zhuǎn)換操作的電路和工作波形。

代碼及仿真結(jié)果如下。

module?narrow_to_wide (clk2x, clklx, data16, data32_clk1x);input???clk2x; input???clklx; input?[15:?0]???data16; output?[31:?0]???data32_clk1x; //***************************************reg?[15:0]????data16_tmp; reg?[31:0]??data32_clk1x?data32_clk1x_nxt;/*?store?temporary?data?into?a?register along?with?the?16?bits?of?tmp?data?stored?in?pervious?cycle?to?form?32?bits?of?data. These?32?bits?of?data?is?flopped?with?clklx,?and?this?happens?for?every?two-clock periods?of?clk2x.When?data?is?passed?from?2x?(fast)?to?the?lx?(slow)?domain,?make?sure?that?there?is enough?delay?in?the?data?path?to?avoid?set-up/hold?violation?in?the?immediate?risi edge?of?lx?clock.?The?data?should?have?more?delay?in?the?path?to?pass?beyond immediate?rising?edge?of?1x?clock*///***************************************always?@(posedge?clk2x) begindatal6_tmp?<=?#2?datal?6; end //?Form?the?32-bit?dataassign?data32_clklx_nxt?=?{datal?6[15:0],?data16_tmp[l5:0]}; //?Flop?the?selected?16?bit?data?with?clk2x?and?drive?out always?@(posedge?elklx) begindata32_clklx?<=?data32_clklx_nxt; end endmodule

ＮＯＷ現(xiàn)在行動(dòng)！

學(xué)習(xí)Xilinx FPGA最好的資料其實(shí)就是官方手冊(cè)，下表總結(jié)了部分手冊(cè)的主要介紹內(nèi)容，關(guān)注我，持續(xù)更新中......

	文件名	主標(biāo)題	內(nèi)容簡(jiǎn)單介紹	是否有中文版
	UG476	7 Series FPGAs GTX/GTH ?Transceivers	GTX和GTH介紹，PCIe、serdes等學(xué)習(xí)必備	否
	UG471	7 Series FPGAs SelectIO Resources	描述 7 系列 FPGA 中可用的 SelectIO資源。	否
	UG1114	PetaLinux Tools Documentaton	PetaLinux 工具文檔 參考指南	是,V2019.2
	UG949	UltraFAST 設(shè)計(jì)方法指南（適用于 Vivado ?Design Suite）	賽靈思? UltraFast? ?設(shè)計(jì)方法是用于為當(dāng)今器件優(yōu)化設(shè)計(jì)進(jìn)程的一套最佳實(shí)踐。這些設(shè)計(jì)的規(guī)模與復(fù)雜性需要執(zhí)行特定的步驟與設(shè)計(jì)任務(wù)，從而確保設(shè)計(jì)每一個(gè)階段的成功開展。依照這些步驟，并遵循最佳實(shí)踐，將幫助您以最快的速度和最高的效率實(shí)現(xiàn)期望的設(shè)計(jì)目標(biāo)	是,V2018.1
IP手冊(cè)	pg057	FIFO Generator	FIFO生成器IP使用手冊(cè)	否
	pg104	Complex Multiplier	復(fù)數(shù)乘法器IP使用手冊(cè)	否
	pg122	RAM-Based Shift Register?	移位寄存器IP使用手冊(cè)	否

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總結(jié)

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