最近在做nandflash的擦寫，要用VHDL編寫激勵(lì)文件做仿真，之前一直用的Verilog，現(xiàn)在總結(jié)如何用VHDL語言編寫testbench。

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.ALL;entity （測試平臺(tái)名）is end ;architecture Behavioral of （測試平臺(tái)名）is signal a:std_logic;--激勵(lì)變量聲明，無需指定端口類型 signal b:std_logic; ... signal q:std_logic;component （待測試文件實(shí)體名）--聲明待測試元件port(a: in std_logic;b: in std_logic;q: out std_logic); end component;begin i1:（待測試文件名） --連接測試文件port map(a=>a,b=>b,q=>q);clk<=not clk after clk_period/2; --產(chǎn)生時(shí)鐘信號pr1:process begin （產(chǎn)生激勵(lì)） end process; pr2:process begin （產(chǎn)生激勵(lì)） end process; end Behavioral;

總結(jié)

以上是生活随笔為你收集整理的用VHDL编写testbench激励文件的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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