Xilinx公司原語的使用方法
原語，其英文名字為Primitive，是Xilinx針對其器件特征開發的一系列常用模塊的名字，用戶可以將其看成Xilinx公司為用戶提供的庫函數，類似于C++中的“cout”等關鍵字，是芯片中的基本元件，代表FPGA中實際擁有的硬件邏輯單元，如LUT，D觸發器，RAM等，相當于軟件中的機器語言。在實現過程中的翻譯步驟時，要將所有的設計單元都轉譯為目標器件中的基本元件，否則就是不可實現的。原語在設計中可以直接例化使用，是最直接的代碼輸入方式，其和HDL語言的關系，類似于匯編語言和C語言的關系。?在Vivado 中可以打開所有支持的原語，位置如下：
TOOL ->Language Template
3.4.1 計算組件 ?
?表3-6 計算組件清單
DSP48 其結構為一個18*18比特的有符號乘法器，且在后面還級聯了一個帶有可配置流水線的3輸入加法器?
module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP, SUBTRACT); output [17:0]BCOUT; output [47:0] P, PCOUT; // input [17:0] A, B; // input [47:0] C, PCIN; input [1:0] CARRYINSEL; input [6:0] OPMODE; input BCIN, CARRYIN,CEA,CEB, CEC,CECARRYIN,CECINSUB,CECTRL,CEM, CEP,CLK, RSTA, RSTB,RSTC,RSTCARRYIN,RSTM,RSTP,SUBTRACT; //對DSP48原語的功能進行配置。DSP48 #( .AREG(1), // Number of pipeline registers on the A input, 0, 1 or 2 .BREG(1), // Number of pipeline registers on the B input, 0, 1 or 2 .B_INPUT("DIRECT"), // B input DIRECT from fabric or CASCADE from another DSP48 .CARRYINREG(1), // Number of pipeline registers for the CARRYIN input, 0 or 1 .CARRYINSELREG(1), // Number of pipeline registers for the CARRYINSEL, 0 or 1 .CREG(1), // Number of pipeline registers on the C input, 0 or 1 .LEGACY_MODE("MULT18X18S"), // Backward compatibility, NONE, MULT18X18 or MULT18X18S .MREG(1), // Number of multiplier pipeline registers, 0 or 1 .OPMODEREG(1), // Number of pipeline regsiters on OPMODE input, 0 or 1 .PREG(1), // Number of pipeline registers on the P output, 0 or 1 .SUBTRACTREG(1) // Number of pipeline registers on the SUBTRACT input, 0 or 1 ) fpga_v4_dsp48 ( .BCOUT(BCOUT), // 18-bit B cascade output .P(P), // 48-bit product output .PCOUT(PCOUT), // 48-bit cascade output .A(A), // 18-bit A data input .B(B), // 18-bit B data input .BCIN(BCIN), // 18-bit B cascade input .C(C), // 48-bit cascade input .CARRYIN(CARRYIN), // Carry input signal .CARRYINSEL(CARRYINSEL), // 2-bit carry input select .CEA(CEA), // A data clock enable input .CEB(CEB), // B data clock enable input .CEC(CEC), // C data clock enable input .CECARRYIN(CECARRYIN), // CARRYIN clock enable input .CECINSUB(CECINSUB), // CINSUB clock enable input .CECTRL(CECTRL), // Clock Enable input for CTRL regsiters .CEM(CEM), // Clock Enable input for multiplier regsiters .CEP(CEP), // Clock Enable input for P regsiters .CLK(CLK), // Clock input .OPMODE(OPMODE), // 7-bit operation mode input .PCIN(PCIN), // 48-bit PCIN input .RSTA(RSTA), // Reset input for A pipeline registers .RSTB(RSTB), // Reset input for B pipeline registers .RSTC(RSTC), // Reset input for C pipeline registers .RSTCARRYIN(RSTCARRYIN), // Reset input for CARRYIN registers .RSTCTRL(RSTCTRL), // Reset input for CTRL registers .RSTM(RSTM), // Reset input for multiplier registers .RSTP(RSTP), // Reset input for P pipeline registers .SUBTRACT(SUBTRACT) // SUBTRACT input );
endmodule
br
3.4.2 時鐘組件
2. BUFMUX?
3. BUFIO?
// BUFIO: 本地I/O時鐘緩沖器（ Local Clock Buffer）
// 適用芯片：Virtex-4/5
// Xilinx HDL庫向導版本，ISE 9.1
BUFIO BUFIO_inst (
.O(O), //本地I/O時鐘緩沖器的輸出信號
.I(I) //本地I/O時鐘緩沖器的輸入信號
);
// 結束BUFIO模塊的例化過程
4. BUFR?
// BUFR: 本地I/O時鐘、邏輯緩沖器（Regional Clock Buffer）
// 適用芯片：Virtex-4/5
// Xilinx HDL庫向導版本，ISE 9.1
BUFR #(
.BUFR_DIVIDE("BYPASS"),
//分頻比，可選擇 "BYPASS", "1", "2", "3", "4", "5", "6", "7", "8"。
.SIM_DEVICE("VIRTEX4")
// 指定目標芯片, "VIRTEX4" 或者 "VIRTEX5"
) BUFR_inst (
.O(O), //時鐘緩存輸出信號
.CE(CE), //時鐘使能信號，輸入信號
.CLR(CLR), //時鐘緩存清空信號
.I(I) // 時鐘緩存輸入信號
);
// 結束BUFR模塊的例化過程
5. DCM_BASE?
模塊接口信號的說明如表3-8所列。?
DCM_BASE組件可以通過Xilinx的IP Wizard向導產生，也可以直接通過下面的例化代碼直接使用。其Verilog的例化代碼模板為：?
// DCM_BASE: 基本數字時鐘管理電路（Base Digital Clock Manager Circuit）
// 適用芯片：Virtex-4/5
// Xilinx HDL庫向導版本，ISE 9.1
DCM_BASE #(
.CLKDV_DIVIDE(2.0),
// CLKDV分頻比可以設置為: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
// 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
.CLKFX_DIVIDE(1), // Can be any integer from 1 to 32
// CLKFX信號的分頻比，可為1到32之間的任意整數
.CLKFX_MULTIPLY(4),
// CLKFX信號的倍頻比，可為2到32之間的任意整數
.CLKIN_DIVIDE_BY_2("FALSE"),
// 輸入信號2分頻的使能信號，可設置為TRUE/FALSE
.CLKIN_PERIOD(10.0),
// 指定輸入時鐘的周期，單位為ns，數值范圍為1.25~1000.00。
.CLKOUT_PHASE_SHIFT("NONE"),
// 指定移相模式，可設置為NONE或FIXED
.CLK_FEEDBACK("1X"),
// 指定反饋時鐘的頻率，可設置為NONE、1X或2X。相應的頻率關系都是針對CLK0而言的。
.DCM_PERFORMANCE_MODE("MAX_SPEED"),
// DCM模塊性能模式，可設置為 MAX_SPEED 或 MAX_RANGE
.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),
// 抖動調整，可設置為源同步、系統同步或0~15之間的任意整數
.DFS_FREQUENCY_MODE("LOW"),
// 數字頻率合成模式，可設置為LOW或HIGH 兩種頻率模式
.DLL_FREQUENCY_MODE("LOW"),
// DLL的頻率模式，可設置為LOW、HIGH或HIGH_SER
.DUTY_CYCLE_CORRECTION("TRUE"),
// 設置是否采用雙周期校正，可設為TRUE或FALSE
.FACTORY_JF(16'hf0f0),
// 16比特的JF因子參數
.PHASE_SHIFT(0),
// 固定相移的數值，可設置為 -255 ~ 1023之間的任意整數
.STARTUP_WAIT("FALSE")
// 等DCM鎖相后再延遲配置DONE管腳，可設置為TRUE/FALSE
) DCM_BASE_inst (
.CLK0(CLK0), // 0度移相的DCM時鐘輸出
.CLK180(CLK180), // 180度移相的DCM時鐘輸出
.CLK270(CLK270), // 270度移相的DCM時鐘輸出
.CLK2X(CLK2X), // DCM模塊的2倍頻輸出
.CLK2X180(CLK2X180), // 經過180度相移的DCM模塊2倍頻輸出
.CLK90(CLK90), // 90度移相的DCM時鐘輸出
.CLKDV(CLKDV), // DCM模塊的分頻輸出，分頻比為CLKDV_DIVIDE
.CLKFX(CLKFX), // DCM合成時鐘輸出，分頻比為(M/D)
.CLKFX180(CLKFX180), // 180度移相的DCM合成時鐘輸出
.LOCKED(LOCKED), // DCM鎖相狀態輸出信號
.CLKFB(CLKFB), // DCM模塊的反饋時鐘信號
.CLKIN(CLKIN), // DCM模塊的時鐘輸入信號
.RST(RST) // DCM 模塊的異步復位信號
);
// 結束DCM_BASE模塊的例化過程
3.4.3 配置和檢測組件 ?
表3-9 配置和檢測原語列表
// BSCAN_VIRETX4: 完成內部邏輯和JTAG接口連接的邊界掃描原語（Boundary Scan primitive for connecting internal logic to JTAG interface.）
// 適用芯片：Virtex-4/5
// Xilinx HDL庫向導版本，ISE 9.1
BSCAN_VIRETX4 #(
.JTAG_CHAIN(1)
// 指定JTAG鏈用戶指令，必須為1, 2, 3, 或4中的任何一個正整數
) BSCAN_VIRETX4_inst (
.CAPTURE(CAPTURE), // 捕獲到的從TAP控制器的輸出
.DRCK(DRCK), // 用戶函數服務的數據寄存器輸出
.RESET(RESET), // TAP控制器輸出的復位信號
.SEL(SEL), // 用戶激活輸出
.SHIFT(SHIFT), // TAP控制器的移位輸出
.TDI(TDI), // TAP控制器的TDI輸出信號
.UPDATE(UPDATE), // TAP控制器的UPDATE輸出信號
.TDO(TDO) // 用戶函數的數據輸入信號
);
// 結束BSCAN_VIRETX4:模塊的例化過程
3.4.4 吉比特收發器組件 ?
?
3.4.5 I/O端口組件 ?
?表3-11 I/O端口組件?
下面對幾個常用I/O組件進行簡單介紹，其余組件的使用方法是類似的。
圖3-38 BUFIO的RTL結構圖
表3-12 IBUFDS原語的輸入、輸出真值表?
BUFDS原語的例化代碼模板如下所示：?
// IBUFDS: 差分輸入緩沖器（Differential Input Buffer）
// 適用芯片：Virtex-II/II-Pro/4, Spartan-3/3E
// Xilinx HDL庫向導版本，ISE 9.1
IBUFDS #(
.DIFF_TERM("FALSE"),
// 差分終端，只有Virtex-4系列芯片才有，可設置為True/Flase
.IOSTANDARD("DEFAULT")
// 指定輸入端口的電平標準，如果不確定，可設為DEFAULT
) IBUFDS_inst (
.O(O), // 時鐘緩沖輸出
.I(I), // 差分時鐘的正端輸入，需要和頂層模塊的端口直接連接
.IB(IB) // 差分時鐘的負端輸入，需要和頂層模塊的端口直接連接
);
// 結束IBUFDS模塊的例化過程
3. IDELAY?
IDELAY原語的信號說明如下：?
// IDELAY: 輸入延遲單元（Input Delay Element）
// 適用芯片：Virtex-II/II-Pro/4, Spartan-3/3E
// Xilinx HDL庫向導版本，ISE 9.1
IDELAY #(
.IOBDELAY_TYPE("DEFAULT"),
// 輸入延遲類型，可設置為 "DEFAULT", "FIXED" 或者 "VARIABLE"
.IOBDELAY_VALUE(0)
// 輸入延遲周期數，可設置為0~63之間的任意整數
) IDELAY_inst (
.O(O), //1比特輸出信號
.C(C), // 1比特時鐘輸入信號
.CE(CE), // 1比特時鐘使能信號
.I(I), // 1比特數據輸入信號
.INC(INC), // 1比特增量輸入信號
.RST(RST) //1比特復位輸入信號
);
// 結束IDELAY模塊的例化過程
4. OBUFDS原語?
表3-13 OBUFDS原語的真值表?
OBUFDS原語的例化代碼模板如下所示：?
// OBUFDS: 差分輸出緩沖器（Differential Output Buffer）
// 適用芯片：Virtex-II/II-Pro/4, Spartan-3/3E
// Xilinx HDL庫向導版本，ISE 9.1
OBUFDS #(
.IOSTANDARD("DEFAULT")
// 指名輸出端口的電平標準
) OBUFDS_inst (
.O(O), // 差分正端輸出，直接連接到頂層模塊端口
.OB(OB), // 差分負端輸出，直接連接到頂層模塊端口
.I(I) // 緩沖器輸入
);
// 結束OBUFDS模塊的例化過程
5. IOBUF原語?
表3-14 IOBUF原語的真值表
IOBUF原語的例化代碼模板如下所示：?
// IOBUF: 單端雙向緩沖器（Single-ended Bi-directional Buffer）
// 適用芯片：所有芯片
// Xilinx HDL庫向導版本，ISE 9.1
IOBUF #(
.DRIVE(12),
// 指定輸出驅動的強度
.IOSTANDARD("DEFAULT"),
// 指定I/O電平的標準，不同的芯片支持的接口電平可能會有所不同
.SLEW("SLOW")
// 制定輸出抖動速率
) IOBUF_inst (
.O(O), // 緩沖器的單元輸出
.IO(IO), // 緩沖器的雙向輸出
.I(I), // 緩沖器的輸人
.T(T) // 3態使能輸入信號
);
// 結束IOBUF模塊的例化過程
6. PULLDOWN和PULLUP原語?
上、下拉的原語分別為PULLUP和PULLDOWN。?
// PULLUP: 上拉原語（I/O Buffer Weak Pull-up）
// 適用芯片：所有芯片
// Xilinx HDL庫向導版本，ISE 9.1
PULLUP PULLUP_inst (
.O(O),
//上拉輸出，需要直接連接到設計的頂層模塊端口上);
// 結束PULLUP模塊的例化過程 2）PULLDOWN原語的例化代碼 // PULLDOWN:下拉原語（ I/O Buffer Weak Pull-down）
// 適用芯片：所有芯片
// Xilinx HDL庫向導版本，ISE 9.1
PULLDOWN PULLDOWN_inst (
.O(O),
// 下拉輸出，需要直接連接到設計的頂層模塊端口上
);
// 結束PULLDOWN模塊的例化過程
3.4.6 處理器組件 ?
表3-15處理器組件列表?
更過原語的介紹，可以參看官方文檔《FPGAs SelectIO Resources User Guide》。
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總結
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