關(guān)于如何新建項(xiàng)目，請移步：【Modelsim零基礎(chǔ)入門】新建項(xiàng)目+運(yùn)行第一個(gè)verilog仿真程序：一位加法器

↓ 第一個(gè)自己寫的verilog程序以及對應(yīng)的測試程序

計(jì)算A+B

源程序
文件名稱：simpleAdd.v
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module addTwo(sum,a,b);input a,b;output sum;assign sum=a+b; endmodule

測試程序
文件名稱：test.v

`timescale 1ns/1ns `include "simpleAdd.v" module addTwo_tb;reg a,b;wire sum;addTwo myAddTwo(sum,a,b);initial begin a=0;b=0; //不能給sum賦值sum=0;#5 a<=1;#5 b<=1; //因?yàn)閎egin-end是串行，實(shí)際上是第5+5ns開始對b賦值endinitialbegin$monitor($time,,"%d + %d = %d",a,b,sum);#20$finish;end endmodule

運(yùn)行結(jié)果

從wave圖中可以看到，從#5ns開始a=1，從#10ns開始b=1
sum總是隨著a,b的變化而變化
下面的控制臺(tái)也輸出了每一次變化的過程記錄

總結(jié)

以上是生活随笔為你收集整理的【Modelsim零基础入门】verilog仿真程序：1-bit A+B的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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