以下操作在ModelSim SE PLUS 6.2b中完成

1.新建一個工程 file -> new -> project… 此時會彈出一個Creat Project對話框,輸入一個工程名,選擇保存路徑 (不要包含中文),其他默認就行了;

2.點OK后會彈出一個Add items to the Project,里面有幾個可選項,應該很容易明白;

3.添加好文件后,點close把Add items to the Project對話框關閉,這時在左側的workspace的project窗口里可以看到剛才添加的文件,雙擊可以打開這些文件進行編輯,編輯好后保存;

下面是第一個Verilog例子，該例子描述了一個4位加法器：

module adderN #(parameter N=4)(input[N-1:0] a,input[N-1:0] b,input cin,output cout,output[N-1] sum );assign{cout,sum)=a+b+cin; endmodule

4.右擊剛才編輯好的文件compile -> compile select(或根據自己需要選其他項),如果沒有錯誤,則在底部的命令窗口可以看到編譯成功的消息(呈綠色),否則會出現出錯的消息(呈紅色),雙擊它會彈出一個更具體的窗口提示你出錯的地方.

5.修改所有錯誤直到編譯成功.這時可以在菜單欄選擇Simulation -> Start simulatio… 這時會彈出一個Start simulatio的對話框,在Design的標簽下你會看到有很多庫,展開work庫會看到剛才編譯成功的文件(如果有多個文件的話選擇一個你想仿真的,比如測試程序,這時底部的OK會由剛才的不可用變成可用的),然后把Opitimization選項下的Enable opitimization前復選取消(這樣可以保證過會兒所有的輸入輸出都可以看到,你可以試試不取消這項有何區別),然后點OK就行了.

6.選擇view -> Objects就可以看到你想仿真的各個量,選中它們并右擊Add to wave -> Selected signals,這時就會彈出一個波形仿真窗口.如果你的測試文件寫得沒問題的話就可以看到仿真波形,你也可以觀察底部的命令窗口察看相關信息.

7.如果沒寫測試文件的話,在波形仿真窗口右擊相關信號,選擇force…設置想仿真的值或clock…把該量設置為時鐘,然后點工具欄上的Run或Simulation菜單下的Run.

總結

以上是生活随笔為你收集整理的【Modelsim入门】新建项目，添加verilog文件，经编译的程序进行仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

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