FPGA23 PLL 鎖相環使用及應用（專題： PLL 的應用場景）

鎖相環的作用：

①即鎖相環的一大作用就是對輸入時鐘進行分頻和倍頻，以得到更高或更低頻率的時鐘信號，以供邏輯電路使用(注：接觸過STM32、其它單片機的可能有所了解)。

②另外，除了對時鐘信號的頻率進行調節，還可以對同一PLL生成的多個時鐘的相位進行控制，以保證兩個時鐘域的邏輯工作時有確定的時間（相位）差。

應用領域 :

①降低功耗

? 在FPGA系統設計中，幾乎所有地方都可以用到PLL，也有些地方是非用到PLL不可。在某些對系統時鐘頻率沒有固定要求的系統中，外部晶振輸入的時鐘可以直接作為邏輯驅動時鐘，也可以通過PLL將該時鐘進行降頻，以得到較低的工作時鐘，在不影響系統功能實現的前提下降低系統功耗。

②獲取指定頻率時鐘

? 另外一些應用，則必須在指定頻率的時鐘信號下才能正常工作，常見于通信協議類應用，如以太網、USB、PCIE等等，在這些應用中，必須使用指定頻率的時鐘信號，如果沒有剛好滿足條件的外部時鐘源，則必須通過片內PLL生成相應的時鐘信號來進行驅動。在某些實時性要求較高的應用中，如數字信號處理，圖像處理等等，提高系統工作時鐘能夠提升系統的性能，這一類應用中，也往往使用PLL進行倍頻和分頻，以得到較高頻率的時鐘，用以提升系統整體性能。

③獲取不同相位（進行相位移動）

? 再有一個常見的應用就是生成兩路頻率相同，相位不同的時鐘供SDRAM控制器和SDRAM芯片使用。根據SDRAM芯片的工作原理，SDRAM控制器的工作時鐘和SDRAM芯片的工作時鐘需要保持180°的相位差才能保證正確的讀寫數據。所以這里就可以使用PLL的相位控制功能來產生兩路相位不同的時鐘，以分別供控制器和SDRAM芯片使用。

Altera 不同系列的FPGA,提供了不同的特性的PLL,包括增強型(Enhanced)、快速型(Fast)、左右型(Left_Right)、頂底型(Top_Bottom)以及Cyclone備代所具備的PLL類型。

以下為目前所有Altera FPGA系列器件對應支持的鎖相環類型:

pll基本配置：

配置時鐘

配置多路時鐘，不使用就直接next，直到出現finish即可。

我們主要是調用IP 核獲取不同的時鐘頻率（eg: 25M 75M 100M 等）

本次實驗主要是熟悉配置IP核的操作，進而使用不同的時鐘

仿真得到的信號

總結

以上是生活随笔為你收集整理的FPGA23 PLL 锁相环使用及应用（专题： PLL 的应用场景）的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。