1、三態(tài)門指邏輯門電路的輸出不僅有高電平、低電平，還有高阻態(tài)

它有一個使能控制端EN ，一個數(shù)據(jù)輸入端DATAIN和一個數(shù)據(jù)輸出端DATAOUT

2、單總線緩沖器

它通常由多個三態(tài)門組成，

3、雙向總線緩沖器

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity bidr_io1 is

port(mclk : in std_logic ;
rst_n : in std_logic;
mdata : inout std_logic_vector(15 downto 0);
sdata1: inout std_logic_vector( 7 downto 0);
cs_n : in std_logic;
wr_n : in std_logic;
rd_n : in std_logic
);

end bidr_io1;

architecture rtl of bidr_io1 is
signal mdatain ,mdataout : std_logic_vector(15 downto 0);
signal sdatain1,sdataout1: std_logic_vector( 7 downto 0);
signal trans_data : std_logic_vector(15 downto 0);
begin--從RTL視圖中我們可以看到mdataout和sdataout1都沒有綜合
mdata <= mdataout when(rd_n = '0' and cs_n = '0') else ( others => 'Z');
mdatain <= mdata when( wr_n = '0' and cs_n = '0');

sdata1 <= sdataout1 when(wr_n = '0' and cs_n = '0') else ( others => 'Z');
sdatain1 <= sdata1 when(rd_n = '0' and cs_n = '0');
--=========================================================================
--在這里因為有一個位寬轉(zhuǎn)換的原因，所以用到了補0函數(shù)EXT，
--如果兩者位寬相同則可以用：mdataout <= sdatain1;

trans_data <= ext(sdatain1,16) ;--when (rd_n = '0' and cs_n = '0')
mdataout <= trans_data;

sdataout1 <= mdatain(7 downto 0);

end rtl;

總結(jié)

以上是生活随笔為你收集整理的三态门及数据缓冲器 双向口的用法的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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