半加器

• 任務描述
• 相關知識
• • 邏輯原理
  • 一位半加器真值表
• 編程要求
• 源碼

任務描述

根據所學的組合邏輯及數字電路的知識完成半加器的設計，驗證滿足一位半加器的規則，根據邏輯真值表和邏輯表達式完成表決功能。熟悉Quartus II的Verilog HDL文本設計流程，掌握組合邏輯電路的設計仿真和硬件測試的方法。最后完善一位半加器電路的功能描述風格Verilog HDL 代碼。

相關知識

邏輯原理

一位半加器電路中， A、B為兩個 1 位數，不考慮來自低位的進位， A、 B 相加的結果為 So，產生的進位為 Co。
設輸入為 A、 B，且 A 表示被加數，用二進制數1,0表示該輸入值； B 表示加數，用二進制數1,0表示該輸入值。 則一位半加器電路的真值表如下表所示。

一位半加器真值表

編程要求

為了完成判斷學生成績等級的任務，完善編程模塊設計代碼，編寫的程序要能根據不同的輸入能夠得到滿足一位半加器真值表的組合邏輯的輸出。

源碼

測試平臺：EduCoder

//hadder_test.v module hadder_test(a,b,cout,sum); // 請在下面添加代碼，完成一位半加器功能 //The first method /* Begin */output sum;output cout;input a,b;assign {cout,sum}=a+b; /* End */ /* //The second method input a,b; output cout,sum; wire a,b; reg cout,sum;always @(a,b)beginif(a==0 && b==0)begin cout=0;sum=0;endelse if(a==0 && b==1)begin cout=0;sum=1;endelse if(a==1 && b==0)begin cout=0;sum=1;endelse if(a==1 && b==1)begin cout=1;sum=0;endend */ endmodule

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總結

以上是生活随笔為你收集整理的半加器——Verilog HDL语言的全部內容，希望文章能夠幫你解決所遇到的問題。

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