此處，從時序的角度再次分析這個電路，這里主要是這些t參數

第一步：Precharge，先要把bitline，bitline反，SAN，SAP全都置成1/2Vcc，此時sense電路不公正，電壓均衡電路工作

第二步：Access，Prechage完成之后，wordline開始打開，這一列選通，列選通以后，進入Bank Access的階段，Bank開始數據輸出，輸出到Vref。此階段，電壓均衡電路不工作。該階段/access，位里面的少量的電容被加到bitline，bitline電壓開始升高，變成Vref+，這樣會導致Sensing電路不平衡，從而導致SAN有1/2Vcc向負的方向偏移，SAP向正的方向偏移。

第三步：sense，由于Vref+升高了一點點，導致sense電路的兩個場效應管不平衡，SAN有1/2Vcc向負的方向偏移，SAP向正的方向偏移，正式進入sense階段。

與前一階段access過程合起來，稱為tRCD。

在SAN下降，SAP升高的同時，bitline這根線也在升高，到第三步結束的時候，

總結

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