DDR2讀時(shí)序 

row acc：行激活，或者說(shuō)是bank激活/簇激活

tRCD：行激活到真正的可以輸出列開(kāi)始讀的命令。

tCAS/tCL：Strobe latency，發(fā)出列命令，延遲tCL，總線(xiàn)上才會(huì)輸出數(shù)據(jù)。

tBURST一般等于4，連續(xù)讀4個(gè)數(shù)據(jù)

tRAS：Row Access Strobe，激活完成開(kāi)始，到讀數(shù)據(jù)完成，并完成restore，把電充回去的整個(gè)過(guò)程

prec：預(yù)充電

tRP：行預(yù)充電時(shí)間，bitline的兩根線(xiàn)充好電，可以進(jìn)行下一步動(dòng)作。

整個(gè)過(guò)程，稱(chēng)作row cycle

現(xiàn)在，行激活以后，總線(xiàn)上就可直接發(fā)CAS命令。device內(nèi)部，tRCD還是不變的。總線(xiàn)上只是把CAS命令與colum地址寄存起來(lái)

總線(xiàn)上可以提前寄存，但芯片內(nèi)部不會(huì)

總結(jié)

以上是生活随笔為你收集整理的36. DDR2内存内部结构-5的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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