建立時間與保持時間計算

1、概念

建立時間和保持時間都是針對觸發(fā)器的特性而言，時序如下圖所示

建立時間（Setup Time）：
是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，即在CLK上升沿來之前，數(shù)據(jù)必須提前一個最小時間量預(yù)先準(zhǔn)備好。
保持時間（HoldTime）：
是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，即在CLK上升沿到來之后，數(shù)據(jù)必須保持一個最小時間量不能變化。

2、 問題提出

信號在PCB板上進行傳輸過程會存在傳輸延遲，因此需要計算傳輸延遲范圍來確定PCB走線長度誤差范圍。
如下題所示：

設(shè)備A到設(shè)備B使用隨路時鐘傳送數(shù)據(jù)，A設(shè)備輸出數(shù)據(jù)相對于時鐘的延遲為T0=2ns，數(shù)據(jù)保持穩(wěn)定的時間樣衣工為7.5ns，時鐘周期為8ns，B設(shè)備輸入時使用始終的下一個上升沿采樣數(shù)據(jù)，如果B設(shè)備要求的數(shù)據(jù)建立時間最小為2.5ns，數(shù)據(jù)保持時間最小為3ns，CLK在PCB上的布線延遲為T1，DATA在PCB上的布線延遲為T2，請計算出T1和T2之間必須滿足的條件。
根據(jù)建立時間進行計算：

如上圖所示，設(shè)備A輸出數(shù)據(jù)在設(shè)備A的CLK的第二個上升沿到來后延遲T0進行輸出，輸出后保持7.5ns，設(shè)備B在CLK的第三個上升沿進行采集，因此數(shù)據(jù)有一整個時鐘周期T的時間傳輸?shù)皆O(shè)備B，并在CLK的第三個上升沿到來前保持穩(wěn)定不變。因此在設(shè)備A時鐘到來開始輸出數(shù)據(jù)時為整個傳輸起始時間，到設(shè)備B在下一個CLK上升沿到來時數(shù)據(jù)必須已經(jīng)傳輸?shù)皆O(shè)備B的數(shù)據(jù)接收端，并保持不變，因此有一下計算公式：
數(shù)據(jù)傳輸線上的延遲（包含設(shè)備A接收到輸出數(shù)據(jù)信號到數(shù)據(jù)開始輸出延時T0和數(shù)據(jù)在PCB走線上的延時）+數(shù)據(jù)建立時間≤時鐘傳輸線上延遲+時鐘周期T（注數(shù)據(jù)在建立時間到來前保持不變的時間稱為裕量，裕量≥0）
即T0+T2+裕量+TsetupB=T1+T，根據(jù)題目中數(shù)據(jù)計算得1.5≤T2-T1≤3.5

根據(jù)保持時間進行計算：

如上圖所示，設(shè)備A輸出數(shù)據(jù)在設(shè)備A的CLK的第二個上升沿到來后延遲T0進行輸出，輸出后保持7.5ns，設(shè)備A輸出的下一個數(shù)據(jù)必須在設(shè)備B將當(dāng)前數(shù)據(jù)采集完成后才能到來，即保持時間分析的是同一個時鐘沿。在設(shè)備A輸出第三個CLK上升沿開始設(shè)備B就要接收來自設(shè)備A的數(shù)據(jù)，即自設(shè)備A接收到輸出數(shù)據(jù)的信號（上圖第二個上升沿到來時）+數(shù)據(jù)在PCB上輸出延時-設(shè)備B保持?jǐn)?shù)據(jù)的時間≥時鐘傳輸延遲的時間。（就是數(shù)據(jù)先于CLK到達設(shè)備B，在數(shù)據(jù)保持時間之前時鐘沿必須帶來以保證足夠的保持時間）
按照上圖有一下計算公式
數(shù)據(jù)傳輸線上的時延（包含包含設(shè)備A接收到輸出數(shù)據(jù)信號到數(shù)據(jù)開始輸出延時T0和數(shù)據(jù)在PCB走線上的延時）-設(shè)備B保持時間=時鐘傳輸線上的時延+裕量（裕量≥0）
即T0+T2-TholdB=T1+裕量，根據(jù)題目中提供數(shù)據(jù)計算得1≤T2-T1≤3；

結(jié)合保持時間和建立時間計算滿足的1.5≤T2-T1≤3.

3、總結(jié)：

根據(jù)建立時間計算：
數(shù)據(jù)傳輸線上的延遲（包含設(shè)備A接收到輸出數(shù)據(jù)信號到數(shù)據(jù)開始輸出延時T0和數(shù)據(jù)在PCB走線上的延時）+數(shù)據(jù)建立時間≤時鐘傳輸線上延遲+時鐘周期T（注數(shù)據(jù)在建立時間到來前保持不變的時間稱為裕量，裕量≥0）
根據(jù)保持時間計算：
數(shù)據(jù)傳輸線上的時延（包含包含設(shè)備A接收到輸出數(shù)據(jù)信號到數(shù)據(jù)開始輸出延時T0和數(shù)據(jù)在PCB走線上的延時）-設(shè)備B保持時間=時鐘傳輸線上的時延+裕量（裕量≥0）

注：以上為個人查找資料進行計算，如果計算機結(jié)果不對歡迎大家進行指正。

總結(jié)

以上是生活随笔為你收集整理的建立时间与保持时间计算的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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