什么是PLL？

鎖相環 (PLL) 是一種反饋電路，旨在允許一個電路板將其板上時鐘相位與外部時序信號同步。 PLL 電路的工作原理是將外部信號的相位與壓控晶體振蕩器 (VCXO) 產生的時鐘信號的相位進行比較。然后，電路調整振蕩器時鐘信號的相位以匹配參考信號的相位。因此，原始參考信號和新信號彼此精確地同相。

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PLL結構框圖

一個鎖相環PLL電路通常由以下模塊組成：

1）鑒相鑒頻器PFD（Phase Frequency Detector）：對輸入的基準信號（來自頻率穩定的晶振）和反饋回路的信號進行頻率的比較，輸出一個代表兩者相位差異的信號。

2）低通濾波器LPF（Low-Pass Filter）：將PFD中生成的差異信號的高頻成分濾除，保留直流部分。

3）壓控振蕩器VCXO（Voltage Controlled Oscillator）：根據輸入電壓，輸出對應頻率的周期信號。利用變容二極管（偏置電壓的變化會改變耗盡層的厚度，從而影響電容大小）與電感構成的LC諧振電路構成，提高變容二極管的逆向偏壓，二極管內耗盡層變大，電容變小，LC電路的諧振頻率提高，反之，降低逆向偏壓時，二極管內電容變大，頻率降低。

4）反饋回路FL（Feedback Loop）：通常由一個分頻器實現。將VCXO的輸出降低到與基準信號相同級別的頻率才能在PFD中比較

PLL工作的基本原理就是將壓控振蕩器的輸出經過分頻后與基準信號輸入PFD，PFD通過比較這兩個信號的頻率差，輸出一個代表兩者差異的信號，再經過低通濾波器轉變成一個直流脈沖電壓去控制VXCO使它的頻率改變。這樣經過一個很短的時間，VXCO的輸出就會穩定下來。所以：

PLL并不是直接對晶振進行倍頻，而是將頻率穩定的晶振作為基準信號，與PLL內部振蕩電路生成的信號分頻后進行比較，使PLL輸出的信號頻率穩定

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總結

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